[问答]

ADC12DJ3200测试时发现1.3G的时钟到AD会衰减的很小，是哪里的问题？

12 adc12dj3200 阻抗 AD

device_clk输入按照手册说有一个未校准的输入阻抗，此阻抗只要我将02A寄存器的

DEVCLK_LVPECL_EN
位置0就有了是吧？不需要额外的校准吧，我测试时发现1.3G的时钟到AD会衰减的很小，所以我怀疑是不是阻抗出了问题

本主题由 Harmony技术专家于昨天 16:10 审核通过

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王桂英

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6个回答

答案对人有帮助，有参考价值 0 将DEVCLK_LVPECL_EN 配置为0是为了获取最佳的共模电压，和输入阻抗没关系呢。datasheet中有描述： It is strongly recommended that CLK+/– be AC coupled with DEVCLK_LVPECL_EN set to 0 to allow CLK+/– to self bias to the optimal input common mode voltage for best performnace。另外，您的时钟信号是差分输入还是单端输入？建议是AC耦合，并且将DEVCLK_LVPECL_EN =0 目的是为了CLK的偏置电压设置到最优。

昨天 15:55 评论举报武文嘉

答案对人有帮助，有参考价值 0 100ohm是终端匹配电阻，CLK的输入端已经端接了，所以外部不需要在CLK＋和CLK-端接了。

昨天 15:55 评论举报王波

答案对人有帮助，有参考价值 0 这个内部端接了匹配电阻，意思是外面电路在靠近CLK+和CLK-中间无需再加100ohm电阻。寄存器那位配置为0，指的是为了让CLK合理的建立偏置电压，和匹配电阻没有关系。或者说寄存器DEVCLK_LVPECL_EN配置为0，不需要别的操作了。寄存器2C1报警，读取的值是多少呢？

昨天 15:55 评论举报李娜

答案对人有帮助，有参考价值 0 您这边给SYSREF 时钟了吗？我建议参考7.3.6.3.2 Automatic SYSREF Calibration的介绍做一下校验，从而保证 SYSREF和CLK之间最优的建立和保持时间。或者您这边通过配置Register 0x029 = 30h (SYSREF_PROC_EN = 0) 使得SYSREF 处理disable再读取下这两个寄存器看是否有何变化呢。

昨天 15:55 评论举报寇昕

答案对人有帮助，有参考价值 0 靠近芯片CLK端的下拉120ohm电阻的作用是什么? 因为CLK内部已经集成了共模电压偏置电路，并且也端接了100ohm 匹配电阻，所以AC耦合之后，可直接接到CLK输入端。 AC耦合电容前是可以下拉电阻到地的，因为AC耦合之后，直流被隔离掉，在AC电容前下拉电阻为了给直流提供回流路径。

昨天 15:56 评论举报王瑞

答案对人有帮助，有参考价值 0 在处理ADC12DJ3200的时钟衰减问题时，我们需要考虑以下几个方面： 1. 检查时钟源：首先，确保1.3G的时钟源是稳定的，并且输出幅度符合ADC12DJ3200的要求。如果时钟源有问题，那么衰减问题可能就出在这里。 2. 检查PCB布局：在高速信号传输中，PCB布局对信号完整性有很大影响。检查时钟信号的走线是否尽可能短且直接，避免不必要的弯曲和分支，以及是否有适当的阻抗匹配。 3. 检查电源和地线：确保ADC12DJ3200的电源和地线连接正确且稳定，没有噪声干扰。 4. 检查输入阻抗：关于device_clk输入的未校准输入阻抗，确实，根据手册，将02A寄存器的DEVCLK_LVPECL_EN位置0可以启用LVPECL接口，这通常不需要额外的校准。但是，如果时钟信号衰减严重，可能需要检查是否有其他因素影响阻抗匹配，例如PCB上的走线阻抗、连接器的阻抗等。 5. 检查时钟路径上的元件：检查时钟路径上是否有任何可能影响信号的元件，如滤波器、缓冲器等，它们可能会影响信号的幅度。 6. 使用示波器和频谱分析仪：使用示波器检查时钟信号在进入ADC12DJ3200前后的幅度和完整性，使用频谱分析仪检查是否有谐波或噪声干扰。 7. 参考设计和应用笔记：查看ADC12DJ3200的参考设计和应用笔记，看看是否有其他用户遇到类似的问题，以及他们是如何解决的。 8. 联系技术支持：如果以上步骤都无法解决问题，建议联系ADC12DJ3200的制造商技术支持，他们可能会提供更专业的指导和帮助。综上所述，解决时钟衰减问题需要从多个角度进行排查和测试。阻抗匹配是一个可能的因素，但也需要考虑其他可能的原因。

昨天 18:22 评论举报 shawon