[问答]

ADS54J60为什么在低采样率下无法完成同步？

问答对人有帮助，内容完整，我也想知道答案 0 您好，我通过XLINX的V7690T控制ADS54J60，在819.2MHz的采样时钟下稳定运行，能够采样到正确数据，选用8224模式。但是当我想尝试在500MHz采样率下工作，通过修改FPGA的JESD204B IP核相关参数，降低信号源输出频率到600MHz以下时，同步信号(RX_SYNC)拉低，经测试585MHz为临界点。而且当204B同步信号拉低后，调高信号源采样率为600MHz，同步信号依然不能拉高，重新加载FPGA程序无效，只能给板卡重新上电才能解决，这是为什么呢？下图是我FPGA的JESD204B配置图，目标是实现500MHz采样 0 本主题由 Harmony技术专家于昨天 15:46 审核通过
前天 15:51　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 49 个回答。邀请回答普罗旺斯的薰衣草该类别下有 49 个回答。邀请回答 heks 该类别下有 47 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 fdhsfagd 该类别下有 38 个回答。邀请回答 lksas 该类别下有 37 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 wang21cj 该类别下有 36 个回答。邀请回答 chm5 该类别下有 36 个回答。邀请回答 wanglinhua2627 该类别下有 35 个回答。邀请回答 ggfx 该类别下有 35 个回答。邀请回答站着幻想该类别下有 35 个回答。邀请回答 kingnet6688 该类别下有 35 个回答。邀请回答 hgimtk 该类别下有 35 个回答。邀请回答 lifei639156 该类别下有 34 个回答，其中被选为最佳答案 1 次。邀请回答 HengDu 该类别下有 34 个回答。邀请回答 msvdsufsdf 该类别下有 33 个回答。邀请回答 huzp_bbs 该类别下有 33 个回答。邀请回答 kghfh 该类别下有 33 个回答。邀请回答 K_Ming 该类别下有 32 个回答。邀请回答举报席毖庸相关推荐 • TI , ADS54J60有国产的替代料吗？ 1863 • ADS1292R采样率与预期不符，为什么？ 16 • 请问ADS1256可否做到精准的20K的差分采样率？ 103 • ADS1274采样率困惑 1576 • 如何修改ADXL362的采样率？ 309 • 如何做到多通道模拟采集中采样率设置多个？ 17913 • ADS8568模块只有一通道可以正常采样 2287 • 当我重置时从jesd204b接收的adc采样数据有时不平滑 3422 • ads131数据手册描述的采样率最高128k指的是4个采样通道均为128k还是4个采样通道总共128k呢？ 15 • ADS54J64EVM如何设置才能实现983.04M的采集速率？ 108 1个回答

答案对人有帮助，有参考价值 0 您好，根据您的描述，ADS54J60在低采样率下无法完成同步的问题可能与以下几个方面有关： 1. JESD204B协议兼容性：首先，请确保您的FPGA和ADS54J60之间使用的JESD204B协议版本是兼容的。不同的JESD204B协议版本可能有不同的同步机制和要求。 2. 时钟频率范围：ADS54J60可能对时钟频率有一定的要求。在您的情况下，当信号源输出频率降低到600MHz以下时，同步信号(RX_SYNC)拉低。这可能是因为ADS54J60在低频率下无法正常工作。请查阅ADS54J60的数据手册，了解其对时钟频率的要求。 3. FPGA配置：您提到修改了FPGA的JESD204B IP核相关参数。请确保这些参数设置正确，以满足ADS54J60的工作要求。错误的配置可能导致同步问题。 4. 信号完整性：在降低采样率时，信号完整性可能会受到影响。请检查您的信号链路，确保信号在低采样率下仍然保持稳定和可靠。 5. FPGA和ADS54J60之间的通信：当204B同步信号拉低后，即使调高信号源采样率，同步信号依然不能拉高。这可能表明FPGA和ADS54J60之间的通信存在问题。请检查FPGA和ADS54J60之间的接口，确保它们之间的通信正常。综上所述，要解决这个问题，您需要检查JESD204B协议兼容性、时钟频率范围、FPGA配置、信号完整性以及FPGA和ADS54J60之间的通信。希望这些建议能帮助您解决问题。

昨天 16:36 评论举报自我清欢