[问答]

从ADC12DJ3200转到ADC12DJ5200，收到的数据点会出现周期性错误，为什么？

问答对人有帮助，内容完整，我也想知道答案 0 您好，我们前段时间调试ADC12DJ3200已经调试完成，现在开始调试ADC12DJ5200芯片，其余的配套芯片、电路完全一致，首先，我们使用单通道10G采样，设置如下： ADC12DJ5200使用JMODE1模式，K=4. JESD_CORE_CLK=250MHZ refclk=250MHZ ADC_SYSREF_CLK = FPGA_SYSREF_CLK=31.25MHZ 使用Transport Layer test mode，发现收到的数据点会出现周期性错误，如图是ILA截取的数据，红色标记点是出错的数据点。接着，我们尝试9.8G采样，设置如下： ADC12DJ5200使用JMODE1模式，K=4. JESD_CORE_CLK=245MHZ refclk=245MHZ ADC_SYSREF_CLK = FPGA_SYSREF_CLK=30.625MHZ 使用Transport Layer test mode，同样发现收到的数据点会出现周期性错误，但是出错点和10G采样的时候不同，如图是ILA截取的数据，红色标记点是出错的数据点。接着我们使用8G采样，设置如下： ADC12DJ5200使用JMODE1模式，K=4. JESD_CORE_CLK=200MHZ refclk=200MHZ ADC_SYSREF_CLK = FPGA_SYSREF_CLK=25MHZ 该模式下运行正常，请问可能是什么原因？ 0 本主题由 Harmony技术专家于 2024-11-18 15:38 审核通过
2024-11-18 08:12:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 58 个回答。邀请回答 heks 该类别下有 58 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 lksas 该类别下有 47 个回答。邀请回答 wang21cj 该类别下有 45 个回答。邀请回答 chm5 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 44 个回答。邀请回答 fdhsfagd 该类别下有 42 个回答。邀请回答 huzp_bbs 该类别下有 41 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 40 个回答。邀请回答颜刚YanG 该类别下有 40 个回答。邀请回答 zhhx1985 该类别下有 40 个回答。邀请回答风动影随该类别下有 39 个回答。邀请回答 kghfh 该类别下有 39 个回答。邀请回答 zhouxk 该类别下有 39 个回答。邀请回答 K_Ming 该类别下有 39 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答深海零下一度1 该类别下有 38 个回答。邀请回答 HengDu 该类别下有 38 个回答。邀请回答举报王健相关推荐 • 能否在纯fpga上通过verilog实现SPI控制器去配置adc12dj3200？ 90 • 在板卡上对ADC12DJ3200芯片进行调试，SDO口一直是高电平，为什么？ 28 • 请问ADC12DJ3200EVM可以搭配Xilinx ZCU111开发板使用吗？ 104 • 更换FT4232之后ADC12DJ3200EVM板卡USB连不上怎么解决？ 24 • ADC12DJ3200直接用sysref可以吗？ 62 • 带隙为什么会出现周期性抖动？怎么解决？ 2155 • 高电平，却经常会出现周期性的向下的尖毛刺，这是原因导致的呢？ 7201 • 求助，关于ADC12DL3200EVM时间交织采样的问题求解 115 • AD9235不同输入时会有一个周期性的波动 2501 • FFT图是什么？ 3023 2个回答

答案对人有帮助，有参考价值 0 您好，我们前段时间调试ADC12DJ3200已经调试完成，现在开始调试ADC12DJ5200芯片，其余的配套芯片、电路完全一致，首先，我们使用单通道10G采样，设置如下： ADC12DJ5200使用JMODE1模式，K=4. JESD_CORE_CLK=250MHZ refclk=250MHZ ADC_SYSREF_CLK = FPGA_SYSREF_CLK=31.25MHZ 使用Transport Layer test mode，发现收到的数据点会出现周期性错误，如图是ILA截取的数据，红色标记点是出错的数据点。接着，我们尝试9.8G采样，设置如下： ADC12DJ5200使用JMODE1模式，K=4. JESD_CORE_CLK=245MHZ refclk=245MHZ ADC_SYSREF_CLK = FPGA_SYSREF_CLK=30.625MHZ 使用Transport Layer test mode，同样发现收到的数据点会出现周期性错误，但是出错点和10G采样的时候不同，如图是ILA截取的数据，红色标记点是出错的数据点。接着我们使用8G采样，设置如下： ADC12DJ5200使用JMODE1模式，K=4. JESD_CORE_CLK=200MHZ refclk=200MHZ ADC_SYSREF_CLK = FPGA_SYSREF_CLK=25MHZ 该模式下运行正常，请问可能是什么原因？

2024-11-18 15:28:48 评论举报李英

答案对人有帮助，有参考价值 0 从ADC12DJ3200转到ADC12DJ5200时，收到的数据点出现周期性错误的原因可能有以下几点： 1. 时钟同步问题：在更换ADC芯片时，可能存在时钟同步问题。确保ADC12DJ5200的时钟信号与FPGA的时钟信号同步，以避免数据采样误差。 2. 配置参数不一致：虽然您提到其余配套芯片和电路完全一致，但在更换ADC芯片时，可能需要重新配置一些参数。请检查ADC12DJ5200的配置参数是否与ADC12DJ3200一致，包括JESD_CORE_CLK、refclk、ADC_SYSREF_CLK等。 3. 信号完整性问题：更换ADC芯片可能会导致信号完整性问题。请检查ADC12DJ5200的信号完整性，包括阻抗匹配、信号路径长度等，以确保信号在传输过程中不会受到干扰。 4. 电源问题：更换ADC芯片可能会导致电源问题。请检查ADC12DJ5200的电源供应是否稳定，以及电源噪声是否在可接受范围内。 5. FPGA代码问题：更换ADC芯片可能需要修改FPGA代码。请检查FPGA代码是否正确处理了ADC12DJ5200的数据格式和时序要求。为了解决这个问题，您可以尝试以下步骤： 1. 重新检查ADC12DJ5200的配置参数，确保与ADC12DJ3200一致。 2. 检查信号完整性，包括阻抗匹配、信号路径长度等。 3. 检查电源供应和电源噪声。 4. 修改FPGA代码，以正确处理ADC12DJ5200的数据格式和时序要求。 5. 如果问题仍然存在，可以尝试使用其他测试模式或降低采样率，以进一步排查问题。希望这些建议能帮助您解决问题。如果问题仍然存在，请提供更多详细信息，以便我们为您提供更具体的建议。

2024-11-18 18:15:47 评论举报王越建