[问答]

ADC09QJ1300-Q1 TIRGOUT无输出是怎么回事？

问答对人有帮助，内容完整，我也想知道答案 0 引脚配置PD默认下拉、PLL_EN、PLLREF_SE默认拉高，选择外部时钟50M信号输入。寄存器配置地址和寄存器值按图片顺序来进行配置，实际ADC PLLREF_CLK output 是正常输出50Mhz信号，但是设置的TRIGOUT±没输出。原设计是设置作为FPGA GTH恢复时钟，现在显示无输出，想问问是哪里没有配置正确？ 0 本主题由 Harmony技术专家于 2024-11-18 15:12 审核通过
2024-11-18 07:05:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 54 个回答。邀请回答普罗旺斯的薰衣草该类别下有 53 个回答。邀请回答 heks 该类别下有 50 个回答。邀请回答 lksas 该类别下有 43 个回答。邀请回答 wang21cj 该类别下有 40 个回答。邀请回答 fdhsfagd 该类别下有 40 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 hgimtk 该类别下有 38 个回答。邀请回答 huzp_bbs 该类别下有 38 个回答。邀请回答 chm5 该类别下有 37 个回答。邀请回答 ggfx 该类别下有 37 个回答。邀请回答 caoguiqun 该类别下有 36 个回答。邀请回答 lifei639156 该类别下有 36 个回答，其中被选为最佳答案 1 次。邀请回答 HengDu 该类别下有 36 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 kingnet6688 该类别下有 35 个回答。邀请回答 kghfh 该类别下有 35 个回答。邀请回答站着幻想该类别下有 35 个回答。邀请回答 wanglinhua2627 该类别下有 35 个回答。邀请回答 ufydsyfsf 该类别下有 34 个回答。邀请回答举报梁宏满相关推荐 • ADC09QJ1300-Q1如果同时使用4个通道的话，每个通道最高采样率还是可以达到1.3G SPS吗？ 29 • ADC09QJ1300-Q1系统采样时，若除了Vdiff=0时值是稳定的，其它直流分量采出值会出现正弦波，为什么？ 131 • 请问AD9826无输出是怎么回事？ 3085 • 开关电源无输出电压？怎么回事求破解。 11469 • stm8的ad转换通道ADC1_CR3_bit.CHSEL = 0;这个值时啥意思？取值多少都不影响怎么回事？ 142 • AD09 原理图更新到PCB不显示连线怎么回事 11111 • AD9826无输出是什么原因造成的？ 227 • AD9211低三位数据异常 2687 • RK3399制作无图形界面的ubuntu系统无法启动是怎么回事 1686 • 请问BGA扇孔无反应是怎么回事？ 2601 2个回答

答案对人有帮助，有参考价值 0 实际是tir_out 进入fpga 进入MREFCLK后，显示MREFCLK 时钟频率一直不稳定。FPGA采用ultersclae 架构zukc060。这是时钟接法。而在配置过程中会读取VCO_CAL_STATUE，通过寄存器可知，VCO_CAL_STATUE[7:1] 是保留位，0位是VCO_CAL_DONE状态位。但是实际读取过程中，会读取多个0x20后读取一个0x30。但是依旧采集trigout 时钟不稳定。想咨询一下这个大概是什么问题呢？寄存器配置还是根据首页的描述。

2024-11-18 14:50:21 评论举报夏日余晖

答案对人有帮助，有参考价值 0 根据您提供的信息，ADC09QJ1300-Q1 TIRGOUT无输出的问题可能与以下几个方面有关： 1. 引脚配置：您提到引脚配置PD默认下拉、PLL_EN、PLLREF_SE默认拉高。请确保这些引脚配置正确，并且与您的设计要求相符。 2. 外部时钟信号：您提到选择外部时钟50M信号输入。请检查外部时钟信号是否稳定且符合设计要求，例如信号幅度、频率和相位。 3. 寄存器配置：您提到寄存器配置地址和寄存器值按图片顺序来进行配置。请确保寄存器配置正确，并且与您的设计要求相符。如果可能，请提供寄存器配置的详细信息，以便进一步分析。 4. ADC PLLREF_CLK output：您提到实际ADC PLLREF_CLK output 是正常输出50Mhz信号。这表明PLL部分可能正常工作，但TIRGOUT无输出。请检查TIRGOUT相关的寄存器配置和引脚配置，确保它们正确。 5. FPGA GTH恢复时钟：您提到原设计是设置作为FPGA GTH恢复时钟。请检查FPGA GTH部分的配置和连接，确保它们正确。综上所述，要解决ADC09QJ1300-Q1 TIRGOUT无输出的问题，您需要检查引脚配置、外部时钟信号、寄存器配置、ADC PLLREF_CLK output和FPGA GTH恢复时钟。如果问题仍然存在，请提供更多详细信息，以便进一步分析。

2024-11-18 17:11:23 评论举报李超