[问答]

CDCLVD2104没有输入，此时输出是什么状态？

问答对人有帮助，内容完整，我也想知道答案 0 问题1：本时钟芯片的输入采用AC耦合，见下图，但在我们应用中存在一种异常情况，即源LVDS驱动器件（CDCD62005）其驱动输出处于高阻状态，即没有输出。请问此时CDCLVD2104芯片的输出处于什么状态？（EN处于使能输出的状态）问题2：在我们应用中CDCLV2104的EN管脚由FPGA控制，默认FPGA输出高阻，CDCLV2104输出使能。但EN管脚手册描述是由200K的上下拉组成的，0.5VCC即判断为输出使能。此时FPGA（V5系列）输出高阻，其手册仍描述会有最大10uA的漏电流，可能会导致EN电压偏离0.5VCC较远。请问FPGA输出高阻→EN使能所有输出此方案是否存在风险？如有风险应该如何处理呢？ 0
2024-11-12 08:00:41　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答举报尚文清相关推荐 • CDCLVD1208的fail-safe function是否会对输出信号有影响？ 299 • IR 2104 驱动MOS 管问题 5044 • 如何对IR2104芯片的PWM波形进行仿真呢 4134 • ir2104搭建的驱动电路引脚HO输出电压持续变大是怎么回事？ 5435 • 调试AD9253时，上电后会有数据通道没有输出是为什么？ 695 • cp2104问题 5639 • ESP32-PICO -D4断开PICO与CP2104的连接，是否可以在U0XTD处测量3.3 V？ 513 • BUCK电路，输入电压等于和小于输出电压时的工作问题？ 11777 • ir2104的驱动电压不足，高mos管发烫 18859 • TA2104芯片的特性应用及在实际收音机电路中的接法 3393 2个回答

答案对人有帮助，有参考价值 0 如果前端没有输出，即使CDCLVD2104处于使能状态，欸有输入理论上也没有输出。并且CDCLVD2104的输入和前端LVDS 输出连接，不处于悬空状态，那么也就避免有噪声耦合进去，所以即使处于使能状态，我认为也是没有输出信号的。

2024-11-12 15:35:23 评论举报刘龙飞

答案对人有帮助，有参考价值 0 问题1：CDCLVD2104芯片的输出状态当CDCD62005芯片的输出处于高阻状态时，CDCLVD2104芯片的输出状态取决于其内部电路设计。通常情况下，如果输入信号为高阻，输出信号可能会保持在上一个状态，或者输出为高阻。具体输出状态需要参考CDCLVD2104芯片的数据手册，了解其在无输入信号时的行为。问题2：FPGA输出高阻→EN使能方案的可行性根据您提供的信息，CDCLV2104的EN管脚由200K的上下拉电阻组成，0.5VCC即判断为输出使能。FPGA（V5系列）输出高阻时，手册描述会有最大10uA的漏电流。这种情况下，FPGA输出高阻可能会导致EN电压偏离0.5VCC较远。为了判断这个方案是否可行，我们需要考虑以下几点： 1. 计算FPGA输出高阻时，EN管脚的电压变化。根据漏电流和上下拉电阻，可以估算EN管脚的电压变化范围。 2. 参考CDCLV2104芯片的数据手册，了解其对EN管脚电压变化的容忍度。如果芯片能够容忍FPGA输出高阻导致的电压变化，那么这个方案是可行的。 3. 考虑实际应用中的信号完整性和稳定性。FPGA输出高阻可能会导致信号不稳定，影响CDCLV2104芯片的正常工作。在实际应用中，需要确保信号完整性和稳定性。综上所述，要判断FPGA输出高阻→EN使能方案是否可行，需要根据FPGA和CDCLV2104芯片的数据手册，以及实际应用中的需求来综合评估。如果芯片能够容忍FPGA输出高阻导致的电压变化，并且信号完整性和稳定性得到保证，那么这个方案是可行的。

2024-11-12 18:14:13 评论举报王帅