[问答]

LMK04808 PLL1为什么不能正常锁定？

问答对人有帮助，内容完整，我也想知道答案 0 10M由授时时钟经单端转差分从clkin0口输入，61.44M是差分VCXO从OSCin输入，PLL1_R设定为125，PLL1_N设定为768，鉴相频率80KHz，CPout1通过一个2阶的低通接到了VCXO的VX管脚，10M的Vpp是600mV，61.44M的Vpp是360mV，目前板子上电以后PLL1有时候能锁定有时候不能锁定，请教各位大侠，这是什么原因？有什么解决办法？多谢 0 本主题由 Harmony技术专家于 2024-11-12 14:56 审核通过
2024-11-12 06:01:57　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 58 个回答。邀请回答 heks 该类别下有 57 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 lksas 该类别下有 46 个回答。邀请回答 wang21cj 该类别下有 45 个回答。邀请回答 chm5 该类别下有 44 个回答。邀请回答 hgimtk 该类别下有 43 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答 fdhsfagd 该类别下有 40 个回答。邀请回答颜刚YanG 该类别下有 40 个回答。邀请回答 kghfh 该类别下有 39 个回答。邀请回答 huzp_bbs 该类别下有 39 个回答。邀请回答 zhouxk 该类别下有 39 个回答。邀请回答 zhhx1985 该类别下有 39 个回答。邀请回答 K_Ming 该类别下有 39 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 HengDu 该类别下有 38 个回答。邀请回答站着幻想该类别下有 38 个回答。邀请回答 msvdsufsdf 该类别下有 38 个回答。邀请回答风动影随该类别下有 37 个回答。邀请回答举报 jjll652 相关推荐 • LMK04828使用两级PLL，但是PLL1无法锁定是怎么回事？ 244 • AD9524 PLL1无法锁定而且PLL1 OUT无信号 2378 • AD9523-1无输出锁相环未锁定 1387 • LMK04808 clkin0 status电平不变化是什么原因？ 51 • LMK04808B芯片输出的数字延时与模拟延时无法生效的原因？怎么解决？ 69 • GTP PLL锁定问题 2410 • 如何消除双回路PLL低噪音时钟抖动？ 753 • TMS570的PLL1调频功能指的是什麽呢?他的功用又是为何呢? 1897 • 不能输出PLL1对应的时钟 1074 • 求一种因光纤漂移引起SERDES FIFO溢出的解决方案 1762 2个回答

答案对人有帮助，有参考价值 0 OScin差分输入的话，Vid的电压swing范围是0.4~3.1Vpp，您这里给的是360mV，要求最低400mV。 CLKIN0的Vid=600mV是满足的，所以我怀疑PLL1不稳定的原因是由于OSCin的输入问题导致。

2024-11-12 14:43:33 评论举报夏日余晖

答案对人有帮助，有参考价值 0 LMK04808 PLL1不能正常锁定的原因可能有以下几点： 1. 时钟信号不稳定：10M和61.44M的时钟信号可能存在抖动或噪声，导致PLL1无法正常锁定。可以尝试使用低通滤波器或相位锁定环（PLL）来稳定时钟信号。 2. 时钟信号幅度不足：10M的Vpp为600mV，61.44M的Vpp为360mV，可能不足以驱动PLL1。可以尝试增加时钟信号的幅度，或者使用放大器来提高信号幅度。 3. 鉴相频率设置不当：鉴相频率80KHz可能不适合当前的时钟信号。可以尝试调整鉴相频率，以适应不同的时钟信号。 4. VCXO参数不匹配：61.44M的差分VCXO可能与PLL1的参数不匹配。可以尝试调整VCXO的参数，或者更换一个与PLL1参数匹配的VCXO。 5. 电路板设计问题：电路板设计可能存在问题，导致PLL1无法正常锁定。可以检查电路板设计，确保所有连接和元件都正确无误。解决办法： 1. 检查时钟信号的稳定性，使用低通滤波器或相位锁定环（PLL）来稳定时钟信号。 2. 增加时钟信号的幅度，或者使用放大器来提高信号幅度。 3. 调整鉴相频率，以适应不同的时钟信号。 4. 调整VCXO的参数，或者更换一个与PLL1参数匹配的VCXO。 5. 检查电路板设计，确保所有连接和元件都正确无误。希望以上建议能帮助您解决问题。如果问题仍然存在，请提供更多详细信息，以便进一步分析。

2024-11-12 18:07:01 评论举报那年我十七_