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2个回答
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原理就是功放里面集成了PLL,参考时钟为BCLK,由PLL生成SCLK(MCLK)。这样做的好处是可以简化I2S布线,减少EMC问题。其他方面没有什么影响。
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数字功放中的MCLK(主时钟)和BCLK(位时钟)都是用于同步数字信号的时钟信号。它们的主要区别在于时钟频率和用途。MCLK通常用于同步整个数字音频流,而BCLK用于同步单个音频样本的位。
有时,MCLK可以用BCLK来代替,原因如下: 1. 频率关系:MCLK通常是BCLK的整数倍。例如,对于44.1kHz的音频采样率,BCLK为44.1kHz * 32位 = 1.4112MHz,而MCLK为BCLK的256倍,即362.86MHz。在某些情况下,如果MCLK和BCLK的频率关系满足要求,可以使用BCLK代替MCLK。 2. 同步需求:在某些数字功放设计中,MCLK和BCLK的同步需求可能相似。在这种情况下,使用BCLK代替MCLK可以简化设计,降低成本。 然而,使用BCLK代替MCLK可能会带来以下影响: 1. 性能降低:由于BCLK的频率较低,使用BCLK代替MCLK可能会导致数字音频流的同步性能降低。这可能会影响音频信号的质量,特别是在高采样率和高分辨率的情况下。 2. 兼容性问题:并非所有的数字功放都支持使用BCLK代替MCLK。在某些情况下,强行使用BCLK代替MCLK可能会导致兼容性问题,甚至损坏设备。 总之,虽然在某些情况下可以使用BCLK代替MCLK,但这可能会影响音频信号的质量和设备的兼容性。在实际应用中,建议遵循设备制造商的建议,使用合适的时钟信号。 |
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