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求助，关于TAS2555配置问题求解

问答对人有帮助，内容完整，我也想知道答案 0 你好，当前的硬件配置如下： 1，MCLK = 24.576MHz 2， Fs (LRCLK) = 48KHz 3， BCLK = 128 * 48 Khz = 6.144 MHz 目前 I2S 的时序配置如下面两张图，TAS2555 工作在 I2S 的从模式 1）蓝色的线是 LRCLK=48KHz，黄色的线是 BCLK= 48Khz * 128 = 6.144MHz 2）蓝色的线是 I2S Data（这里测试数据为 0xFFFF），黄色的线是 FSCLK= 48Khz 如果按照 PPC 的默认配置使用 BCLK 作为 PLL IN，但是在 PPC3 的配置中看到最大设置为 6.144MHz 问题 1：在代码 tas2555-core.c 中发现这里 PLL 计算是使用 1.536MHz BCLK 作为 PLL_CLKIN 计算的，但是 TAS2555 datasheet 中并没有像其他 codec 中一样提供详细的 PLL 计算步骤和约束条件问题 2：如果我选择使用 MCLK 作为系统 CLK 输入，这一行寄存器是 TAS2555_MAIN_CLKIN_REG, 0x0F, //NDIV_MUX_CLKIN = PLL_CLK #define TAS2555_MAIN_CLKIN_REG TAS2555_REG(0, 1, 115) 但是很遗憾手册里面是这样说明的，没有更详细的信息提供因此我的问题是如何按照前面硬件配置，设置正确的寄存器 0
2024-10-15 07:37:39　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答举报杨海清相关推荐 • PurePath Console 3更易于使用的集成工具 4617 • TAS2555如何把i2s的配置也包含到bin文件中？ 684 • 请问TAS5630BPHDR是用来替代TAS5630DKD吗？ 371 • 如何配置TAS5727&TAS5719的BQ参数？ 415 • 使用TAS2560EVM之前是需要先使用Purepath Console 3配置吗？ 467 • 请问TAS5611APHDR与TAS5611APHD有什么区别？ 356 • TAS5711用GDE生成的EQ cfg配置文件怎么加载到单片机上？ 381 • 求助，TAS5731关于DRC和EQ的寄存器的计算和设置问题？ 651 • TAS2560设计时关于VSENSE走线遇到一个疑问求解答 371 • TAS5624怎么设置Ternary模式？ 495 1个回答

答案对人有帮助，有参考价值 0 看起来您正在尝试配置TAS2555音频编解码器，并遇到了一些关于时钟和I2S时序的问题。让我们一步一步解决这些问题。首先，我们需要确认硬件配置： 1. MCLK = 24.576 MHz 2. Fs (LRCLK) = 48 kHz 3. BCLK = 128 * 48 kHz = 6.144 MHz 接下来，我们需要了解TAS2555的I2S时序配置。您提到了两种配置： 1. LRCLK = 48 kHz，BCLK = 6.144 MHz 2. I2S Data（测试数据为0xFFFF），FSCLK = 48 kHz 问题1：在代码tas2555-core.c中，PLL计算使用的是1.536 MHz BCLK作为PLL_CLKIN计算的，但是在PPC3的配置中看到最大设置为6.144 MHz。为了解决这个问题，我们需要确保PLL的输入时钟（PLL_CLKIN）在允许的范围内。以下是一些可能的解决方案： 1. 检查硬件设计，确保BCLK在允许的范围内。如果BCLK超过了最大值，您可能需要调整硬件设计，以确保BCLK在6.144 MHz以下。 2. 如果硬件设计无法更改，您可以尝试修改代码，以适应更高的BCLK值。这可能需要对PLL计算进行调整，以确保在更高的BCLK值下仍然能够正常工作。 3. 另一个可能的解决方案是使用一个外部时钟源，以降低BCLK值。这可以通过使用一个时钟分频器或时钟管理器来实现。总之，您需要确保PLL的输入时钟在允许的范围内，并根据需要调整硬件设计或代码。希望这些建议对您有所帮助。如果您有其他问题，请随时提问。

2024-10-16 10:30:36 评论举报 1123127317