[问答]

EIM总线相对于自由运行输入时钟的时钟要如何设置？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我试图了解 EIM 总线相对于自由运行输入时钟的时钟。这个具体是怎么设置的。我想在可观察性 CLKO 1 或 2 上输出这个时钟信号。意图：利用 EIM_ACLK_FREERUN 和连续突发与非多路复用地址/数据线一起工作到 CPLD 和 FPGA。这个时钟对于旧设备来说是 43.75 MHz，我想尽量减少对其他设备的影响。 EIM 的外部信号在“表 22-2 EIM 外部信号”EIM_ACLK_FREERUN 中定义，可以通过焊盘输入：EIM_A25、EIM_D31、EIM_EB3。目前的理解：最初我认为 PLL3 旁路将允许选择 FREERUN PIN。然而这似乎并没有通过 CCM_ANALOG 模块传递到 CCM_CLK_SWITCHER。然后进入 ACLK_EIM_SLOW_CLK_ROOT。第 22.3 节时钟：EIM 的来源请参阅 CCM，表 22-4 显示了具有两个时钟根的 4 种可能性：aclk_eim_slow_clk_root 和 ipg_clk_root。具有根的 aclk、aclk_slow 和 aclk_exsc EIM 时钟：aclk_eim_slow_clk_root。表示 BCLK 不能配置为 aclk_exsc。只留下 aclk 和 aclk_slow。好消息，它还表明 aclk_eim_slow_clk_root 可以在 CCM_CLKO 1 或 2 上输出。因此我们获得了 aclk_eim_slow_clk_root 的可观察性。在这里，我看不到自由运行时钟如何作为输入来生成我正在寻找的 ACLK_EIM_SLOW_CLK_ROOT。 CCGR6[CG5] emi_slow_clk_enable 然而，EIM 模块清楚地显示可以选择 FREERUN CLOCK。这是否遵循通过 SoC 的其他路径？然而在第 22.9.7 节中 EIM 配置寄存器 (EIM_WCR) 位 11：FRUN_ACLK_EN 启用：自由运行 ACLK 启用。所以我的困惑是为什么没有记录 FRUN_ACLK_EN 和它可能通过 PLL3 旁路的路由 - 很难弄清楚信号的路由以及如何使其在 CLKO1/CLKO2 上可见。 0
2023-4-19 06:18:09　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × chm5 该类别下有 36 个回答。邀请回答 wang21cj 该类别下有 33 个回答。邀请回答新星之火12138 该类别下有 29 个回答。邀请回答 hgimtk 该类别下有 24 个回答。邀请回答 heks 该类别下有 22 个回答。邀请回答 gdfffa 该类别下有 22 个回答。邀请回答秦小姐9048 该类别下有 21 个回答。邀请回答 fdhsfagd 该类别下有 21 个回答。邀请回答 xiaolu511 该类别下有 21 个回答。邀请回答 lifei639156 该类别下有 21 个回答。邀请回答英雄孤寂该类别下有 20 个回答。邀请回答艾玛该类别下有 20 个回答。邀请回答 JasonXiong 该类别下有 20 个回答。邀请回答 caosurround 该类别下有 19 个回答。邀请回答 zhang先生该类别下有 19 个回答。邀请回答一刀两断该类别下有 19 个回答。邀请回答 dahairenlyy 该类别下有 19 个回答。邀请回答 fhbding 该类别下有 19 个回答。邀请回答 kevinvind 该类别下有 19 个回答。邀请回答 HCPcry 该类别下有 19 个回答。邀请回答举报爱与友人相关推荐 • GPIO的输入时钟 3364 • 基本的时钟切换术语和标准输入时钟切换配置 1806 • 求助各位大神关于flash输入时钟的问题 2510 • ADS131M08规格书上将“ADC主时钟和SCLK同步能实现最佳性能”，具体相对于不同步，性能好在哪？ 17 • hmc7044使用外部VCO时钟输入时，如何使得时钟能够相位对齐？ 515 • chipscope时钟设置问题 4499 • 使用eim总线与FPGA通信，EIM总线的波形为什么不规则？ 251 • AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 492 • 输入时钟和MMCM输出时钟之间的延迟 3941 • 如何使用V5 DCM生成低速时钟 1163