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如果你不能用晶体和你的布局得到一个干净的工作 LSE 时钟,你确实应该像 JW 写的那样输入一个外部 32.768kHz 时钟(旁路模式)。
如您所写,在关闭期间您没有额外的 RTC 偏移,这说明在开启期间有干扰信号。 如果您成功使用外部时钟,您可以开始改进布局,因为我强烈怀疑至少非常密集和未屏蔽的 VSYNC 信号正在耦合并导致您出现这些问题。 AN2867显示了一些示例布局,您可以将其用作指南。例如,您可以仔细查看7.2节中的GND布线,特别注意晶振及其无源元件下方的GND区域的分离,以及接下来这个分离的GND区域与GND引脚的连接到 OSC 引脚 |
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