改善分数分频锁相环合成器中的整数边界杂散状况

2022-11-18 07:51:05 328 锁相环鉴相器

0 例如，若是鉴相器频率为100MHz，输出频率为2001MHz，那么整数边界杂散将为1MHz的偏移量。在这种情况下，1MHz还是可以容忍的。但当偏移量变得过小，却仍为非零值时，分数杂散情况会更加严重。采用可编程输入倍频法来减少整数边界杂散可编程倍频器的理念是让鉴相器频率发生位移，这样压控振荡器（VCO）频率就能远离整数边界。考虑一下用20MHz的输入频率生成540.01MHz的输出频率，如图1所示。该器件具有一个输出分频器（在VCO之后），但输出频率和VCO频率都接近20MHz的整数倍。这种设置将迫使任何PLL产生分数杂散。… 0 时序至关重要：改善分数分频锁相环合成器中的整数边界杂散状况.pdf 155.79 KB , 下载次数: 4
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