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文章目录1、时钟约束的概念2、 DC中的时序约束参考文章时间又拖拖拖，随着追寻DFT的进度，DC的进度在经历了.dynopsys_dc.setup后，就停滞不前了，接下来本文就来介绍DC的约束篇目，在我理解来看vcs是不带时序信息的，而DC就是尽量满足符合实际工作环境来建立一个数字电路的模型，也就是说他会尽量的接近实际的工作环境来建立模型。所以约束，就有用了，不仅仅是环境约束，告诉DC综合出来的芯片要工作在什么环境下面等等。1、时钟约束的概念我们必须定义时钟周期（也就是-period这个选项）和时钟源
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