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先把429的时钟树附上:
乍一看是不是很懵逼,我也很懵逼。。。一堆乱七八糟的玩意,ST公司是真的狗。 本文是基于库函数SetSysClock()展开的,配合该函数使用时钟树效果更佳O(∩_∩)O。 讲解之间说一个英文简写对应的中文名称: HSE: 高速外部时钟 HSI : 高速内部时钟 PLL: 锁相环 SYSCLK: 系统时钟 HCLK: AHB总线时钟 HCLK2:APB2总线时钟 HCLK1: APB1总线时钟 单片机的时钟来源 单片机的时钟是由HSE提供,而HSE是由有源晶振或无源晶振提供的,就是开发板上一坨银色的,像个胶囊一样的东西,上面还刻着数字,可以观察一下你们的开发板。一般晶振大小为4~26Mhz,8Mhz和25Mhz比较常见。使用有源晶振时,时钟从 OSC_IN 引脚进入,OSC_OUT 引脚悬空(看最开始的图),当选用无源晶振时,时钟从 OSC_IN 和 OSC_OUT 进入,并且要配谐振电容。如果HSE发生故障,则HSI顶上,HSI=16M,直到HSE回复正常后才切换回HSE,简单来说,HSI相当于一个备胎。下面就从OSC_IN和OSC_OUT这里开始,逐渐深入。 PLL倍频 如果仅仅使用HSE的时钟做为系统时钟,那就太慢了,跑一个程序要等猴年马月,为了加快单片机的运行速度,假如了一个叫锁相环的东西,用来倍频。之后把倍频后的时钟输出到各个功能部件。这是需要说明的是,如果HSI作为时钟源,那么PLL将失去作用,单片机就变成了植物人了。 429的PLL有两个,一个是主 PLL,另外一个是专用的 PLLI2S,它们均由 HSE 或者 HSI 提供时钟输入信号。 主 PLL 有两路的时钟输出,第一个输出时钟 PLLCLK 用于生成SYSCLK,F429 规定最高180M(图中的SW),第二个输出用于 USB OTG FS 的时钟(48M)、RNG 和 SDIO 时钟(《=48M)笔者水平有限,这方面就不分析了。 专用的 PLLI2S 用于生成精确时钟,给 I2S 提供时钟。HSE 或者 HSI 经过 PLL 时钟输入分频因子 M(2~63)分频后,成为 VCO 的时钟输入, VCO 的时钟必须在 1~2M 之间,我们选择 HSE=25M 作为 PLL 的时钟输入,M 设置为 25, 那么 VCO 输入时钟就等于 1M。 系统时钟SYSCLK 根据时钟树可以看出来,SYSCLK的来源主要有PLLCLK、HSI、HSE这三个,大多数情况下我们是选择PLLCLK作为SYSCLK,具体的由时钟配置寄存器RCC_CFGR的 SW 位配置。假设这里设置系统时钟:SYSCLK = PLLCLK = 180M。如果系统时钟是由HSE 经过 PLL 倍频之后的 PLLCLK 得到,当 HSE 出现故障的时候,系统时钟会切换为HSI=16M,直到 HSE 恢复正常为止。 AHB 总线时钟 HCLK 系统时钟 SYSCLK 经过 AHB 预分频器分频之后得到时钟叫 APB 总线时钟,即 HCLK,分频因子可以是:[1,2,4,8,16,64,128,256,512],具体的由时钟配置寄存器RCC_CFGR 的 HPRE 位设置。片上大部分外设的时钟都是经过 HCLK 分频得到,至于 AHB总线上的外设的时钟设置为多少,得等到我们使用该外设的时候才设置,我们这里只需粗线条的设置好 APB 的时钟即可。假设这里设置为 1 分频,即 HCLK=SYSCLK=180M。 APB2 总线时钟 HCLK2 APB2 总线时钟 PCLK2 由 HCLK 经过高速 APB2 预分频器得到,分频因子可以是:[1,2,4,8,16],具体由时钟配置寄存器RCC_CFGR 的 PPRE2 位设置。HCLK2 属于高速的总线时钟,片上高速的外设就挂载到这条总线上,比如全部的GPIO、USART1、SPI1等。至于 APB2 总线上的外设的时钟设置为多少,得等到我们使用该外设的时候才设置。HCLK2的最大值为90M。 APB1 总线时钟 HCLK1 APB1 总线时钟 PCLK1 由 HCLK 经过低速 APB 预分频器得到,分频因子可以是:[1,2,4,8,16],具体由时钟配置寄存器 RCC_CFGR 的 PPRE1 位设置。HCLK1 属于低速的总线时钟,最高为 45M,片上低速的外设就挂载到这条总线上,比如USART2/3/4/5、SPI2/3,I2C1/2 等。至于 APB1 总线上的外设的时钟设置为多少,得等到我们使用该外设的时候才设置 HCLK1 的最大值为45M。 总结 写的都是比较基础的内容,主要适合刚接触429的萌新看(主要我也是萌新),注意很多参考资料上都407的时钟搬过来当作429的时钟树,407的SYSCLK最大时168M,看资料的时候先看看最大时钟是不是180M之后再决定是否继续看。 |
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