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【FPGA DEMO】Lab2：DDR3读写实验

2021-7-30 11:23:45 1569

0 ` 本开发板板载了一片高速 DDR3 SDRAM，型号：MT41J128M16JT-093，容量：256MByte（128M16bit），16bit 总线。开发板上 FPGA 和 DDR3 SDRAM 相连的是BANK35 的 IO，DDR3 的硬件设计需要严格考虑信号完整性，我们在电路设计和 PCB设计的时候已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，保证DDR3 高速稳定的工作。项目名称：DDR3。具体要求：实现DDR3数据的读写。系统设计：实现过程： 1.新建工程之后打开Create BlockDesign，并修改Design name。 2.按照系统设计依次添加IP并完成连线。 3.按照下图对IP进行相应的配置。 Axi Datamover* 配置： mig_7_series配置：打开该IP后点击NEXT进入配置界面：选择型号之后点击NEXT,选择DDR3 SDRAM: 点击NEXT继续进行如下配置：接着点击NEXT按如下配置。点击validate ，再点next至结束。打开工程编译下板之后，用ILA抓数据，先控制写入数据，再读出数据，判断是否正确。 1. 写入数据为123456789_123456789_123456789_12345。 2. 读出的数据与写入一致。基本步骤如上所示，可前往RVBoards文档中心下载教程与工程文件~ ` 1
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