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因为设计电路需要正负10v的输入电压，因此设计高压的栅压自举开关，VDD=15 ,VSS=-15 CLK=-15到15 VIN幅值10电路工作状态为CLK为高电平时，上面接VDD的PMOS和下面接VSS的NMOS导通，电容上下极板电压差为30v,CLK为低电平，连接vout与vin的NMOS导通，此时电容下极板电压为VIN，根据电容泵的原理，上极板电压应为30***in。但实际***结果，上极板电压约为15v，下极板电压最大为6v
采用NMOS开关为上极板提供VDD时，上极板电压可以到35v，上下极板电压差保持为30，这里面是不能用上面PMOS提供VDD吗，是什么原因呢？ 
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从CAP_TOP和CAP_BOT之间的压差判断，电荷在开关切换时发生泄漏；
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注意下，当CAP_TOP高于VDD的时候，PMOS的源漏区反转。
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意思是栅压自举开关不能用PMOS给电容上极板提供电压吗，在电路仿真中没有实现PMOS漏端电压超过VDD很多。
CAP_TOP只要比VDD高0.7V，然后PMOS的源/漏和衬底的PN结就正向导通了，你这个电路的问题在于PMOS的bulk接法不对。要随时跟随最高电位。不能直接和VDD连通。 |
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