完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
做cdl in (包含若干个子电路)时,在正常导入若干个子电路后,每次导入到某一个电路,cdl in总是报错”in global routing, two instances overlap",
别的电路都能生成schematic和symbol, 这个电路生成了一个netlist_temp,打开后里面的symbol都是叠在一起的。 请问这是怎么回事?如何解决? 先谢谢大家! 补充一下:报的ERROR(CONN2SCH-324) : Bug in routing. Contact Cadence Customer Support for assistance. WARNING(CONN2SCH-43): In global Routing. Two instances overlap. log文件一直连着报WARNING(CONN2SCH-43): In global Routing. Two instances overlap,搞得log文件越来越大。 我用了两个版本的virtuoso, 都是报同样的错误。 |
|
相关推荐
1个回答
|
|
设置里面有个component density的选项,把它调大一些就好了
|
|
|
|
只有小组成员才能发言,加入小组>>
767个成员聚集在这个小组
加入小组4818 浏览 0 评论
3574 浏览 0 评论
4523 浏览 0 评论
3570 浏览 0 评论
7297 浏览 0 评论
1395浏览 0评论
421浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-6-26 17:22 , Processed in 0.510143 second(s), Total 52, Slave 41 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191