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开漏电路图与开漏电路工作原理有了解吗？

问答对人有帮助，内容完整，我也想知道答案 0 想请教一下技术大牛；开漏电路图与开漏电路工作原理有了解吗？ 0
2021-3-6 07:55:20　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × Elva_chen 该类别下有 5 个回答。邀请回答 cmh25 该类别下有 5 个回答。邀请回答风动影随该类别下有 5 个回答。邀请回答 uwuefsdf 该类别下有 5 个回答。邀请回答 60user48 该类别下有 5 个回答。邀请回答 billbian 该类别下有 5 个回答。邀请回答蟹蟹蟹蟹该类别下有 4 个回答。邀请回答 tozhyan 该类别下有 4 个回答。邀请回答 zkzk196599 该类别下有 4 个回答。邀请回答 hvyweyrrwwrr 该类别下有 4 个回答。邀请回答 Oo一笑该类别下有 4 个回答。邀请回答 dechun28448 该类别下有 4 个回答。邀请回答 huhuiyun 该类别下有 4 个回答。邀请回答 freedom0zh 该类别下有 4 个回答。邀请回答 60user106 该类别下有 4 个回答。邀请回答 h1654155602.2407 该类别下有 4 个回答。邀请回答 qa110 该类别下有 4 个回答。邀请回答 sdgsgsgs 该类别下有 4 个回答。邀请回答梅子74 该类别下有 4 个回答。邀请回答 clzkkq 该类别下有 3 个回答。邀请回答举报李笑才相关推荐 • 新手求助开漏输出与推挽输出有什么不同？ 1441 • JHOK-ZBG1漏电继电器是如何工作的 1131 • 控制家电功率的可控硅有漏电风险吗？ 5497 • 请问有使用4~20mA电流信号控制阀门的开度电路图吗？ 3865 • 3.2V充电管理，客户发现3%漏电问题 2587 • 哪位大神有角度传感器的工作原理及电路图，求帮助！ 3258 • 图片开漏漏电流未指定 1642 • 漏电保护器是如何工作的 2850 • IO口模式的端口配置到底是什么含义 1265 • 过压保护电路正常电压时如何减小漏电流 3235 1个回答

答案对人有帮助，有参考价值 0 开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内)。推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止。我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路(左边的三极管为反相之用，使输入为“0”时，输出也为“0”)。对于图1，当左端的输入为“0”时，前面的三极管截止(即集电极C跟发射极E之间相当于断开)，所以5V电源通过1K电阻加到右边的三极管上，右边的三极管导通(即相当于一个开关闭合);当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止(相当于开关断开)。我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载(即使很轻的负载)到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。再看图三。图三中那个1K的电阻即是上拉电阻。如果开关闭合，则有电流从1K电阻及开关上流过，但由于开关闭其它三个口带内部上拉)，当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于P0口来说，就是高阻态了。对于漏极开路(OD)输出，跟集电极开路输出是十分类似的。将上面的三极管换成场效应管即可。这样集电极就变成了漏极，OC就变成了OD，原理分析是一样的。另一种输出结构是推挽输出。推挽输出的结构就是把上面的上拉电阻也换成一个开关，当要输出高电平时，上面的开关通，下面的开关断;而要输出低电平时，则刚好相反。比起OC或者OD来说，这样的推挽结构高、低电平驱动能力都很强。如果两个输出不同电平的输出口接在一起的话，就会产生很大的电流，有可能将输出口烧坏。而上面说的OC或OD输出则不会有这样的情况，因为上拉电阻提供的电流比较小。如果是推挽输出的要设置为高阻态时，则两个开关必须同时断开(或者在输出口上使用一个传输门)，这样可作为输入状态，AVR单片机的一些IO口就是这种结构。开漏电路特点及应用在电路设计时我们常常遇到开漏(open drain)和开集(open collector)的概念。所谓开漏电路概念中提到的“漏”就是指MOSFET的漏极。同理，开集电路中的“集”就是指三极管的集电极。开漏电路就是指以MOSFET的漏极为输出的电路。一般的用法是会在漏极外部的电路添加上拉电阻。完整的开漏电路应该由开漏器件和开漏上拉电阻组成。如图1所示：组成开漏形式的电路有以下几个特点： 1. 利用外部电路的驱动能力，减少IC内部的驱动(或驱动比芯片电源电压高的负载)。当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。IC内部仅需很下的栅极驱动电流。如图1。 2. 可以将多个开漏输出的Pin，连接到一条线上。形成 “与逻辑” 关系。如图1，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0了。这也是I2C，SMBus等总线判断总线占用状态的原理。如果作为输出必须接上拉电阻。接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快;上升延是无源的外接电阻，速度慢。如果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。 3. 可以利用改变上拉电源的电压，改变传输电平。如图2, IC的逻辑电平由电源Vcc1决定，而输出高电平则由Vcc2(上拉电阻的电源电压)决定。这样我们就可以用低电平逻辑控制输出高电平逻辑了(这样你就可以进行任意电平的转换)。(例如加上上拉电阻就可以提供TTL/CMOS电平输出等。) 4. 开漏Pin不连接外部的上拉电阻，则只能输出低电平(因此对于经典的51单片机的P0口而言，要想做输入输出功能必须加外部上拉电阻，否则无法输出高电平逻辑)。一般来说，开漏是用来连接不同电平的器件，匹配电平用的。 5. 标准的开漏脚一般只有输出的能力。添加其它的判断电路，才能具备双向输入、输出的能力。 6.正常的CMOS输出级是上、下两个管子，把上面的管子去掉就是OPEN-DRAIN了。这种输出的主要目的有两个：电平转换、线与。 7.线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为OPEN-DRAIN上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。(而正常的CMOS输出级，如果出现一个输出为高另外一个为低时，等于电源短路。) 8.OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大;反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。应用中需注意： 1. 开漏和开集的原理类似，在许多应用中我们利用开集电路代替开漏电路。例如，某输入Pin要求由开漏电路驱动。则我们常见的驱动方式是利用一个三极管组成开集电路来驱动它，即方便又节省成本。如图3。 2. 上拉电阻R pull-up的阻值决定了逻辑电平转换的沿的速度。阻值越大，速度越低功耗越小。反之亦然。 Push-Pull输出就是一般所说的推挽输出，在CMOS电路里面应该较CMOS输出更合适，因为在CMOS里面的push-pull输出能力不可能做得双极那么大。输出能力看IC内部输出极N管P管的面积。和开漏输出相比，push-pull的高低电平由IC的电源低定，不能简单的做逻辑操作等。push-pull是现在CMOS电路里面用得最多的输出级设计方式。当然open drain也不是没有代价，这就是输出的驱动能力很差。输出的驱动能力很差的说法不准确，驱动能力取决于IC中的末级晶体管功率。OD只是带来上升沿的延时，因为上升沿是通过外接上拉无源电阻对负载充电的，当电阻选择小时延时就小、但功耗大，反之延时大功耗小。OPEN DRAIN提供了灵活的输出方式，但也是有代价的，如果对延时有要求，建议用下降沿输出。电阻小延时小的前提条件是电阻选择的原则应在末级晶体管功耗允许范围内，有经验的设计者在使用逻辑芯片时，不会选择1欧姆的电阻作为上拉电阻。在脉冲的上升沿电源通过上拉无源电阻对负载充电，显然电阻越小上升时间越短，在脉冲的下降沿，除了负载通过有源晶体管放电外，电源也通过上拉电阻和导通的晶体管对地形成通路，带来的问题是芯片的功耗和耗电问题。电阻影响上升沿，不影响下降沿。如果使用中不关心上升沿，上拉电阻就可选择尽可能的大点，以减少对地通路的电流。如果对上升沿时间要求较高，电阻大小的选择应以芯片功耗为参考。

2021-3-8 14:30:52 评论举报王芳