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FPGA如何使用外部时钟

3943 来自手机

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2020-12-13 19:33:33   评论 分享淘帖 邀请回答 举报
3个回答
2020-12-13 20:03:55 1 评论

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2020-12-13 20:32:31 2 评论

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2 条评论
  • 2020-12-14 08:43

    帅哥,不知道你是否看过照片……
    能上传代码就不截图,能截图就不拍照。
    //------
    第二张图管脚约束,约束的是差分电平,我猜测你是用的是单端时钟信号。这种情况下报错正常。

  • 2020-12-14 08:44

    方便的话上传一下代码和管脚约束文件看一下。

2020-12-30 11:32:52 评论

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