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我正在研究IBERt virtex 6.是否可以在FPGA上同时运行外部时钟模块和IBERT模块。
外部时钟模块的输出在IBERT中被指定为外部时钟引脚号? |
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1个回答
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我们通过xilinx核心生成器生成核心,然后从chipscope pro分析器检查内部时钟的误码率。
对于外部时钟源,编写verilog代码, 我们现在想用外部时钟检查误码率。 请告诉我如何合并它们 |
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