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** Error: ddr3_model_parameters.vh(2968): (vlog-2155) Global declarations are illegal in Verilog 2001 syntax.

469 FPGA
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特权同学 Verilog边码边学 Lesson49 图像采集与显示设计之ddr3缓存模块集成仿真
例程中,下载对应例程程序仿真时,modelsim报错:
** Error: ddr3_model_parameters.vh(2968): (vlog-2155) Global declarations are illegal in Verilog 2001 syntax.
# ** Error: ddr3_model_parameters.vh(3009): (vlog-2730) Undefined variable: 'TDQSCK'.
# ** Error (suppressible): ddr3_model_parameters.vh(3009): (vlog-2388) 'TDQSCK' already declared in this scope (work).
# ** Error: ddr3_model_parameters.vh(3009): Verilog Compiler exiting
上网查资料说可能是路径问题,但是我在sim.do文件中更改
ddr3_model_parameters.vh文件的路径为绝对路径后modelsim仍然报上述错误。
请问如何解决?
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2020-10-18 12:13:12   评论 分享淘帖 邀请回答
1个回答
//------路径问题
1.网上说的“路径问题”,可能是工程目录相对较深,超出编译器处理长度。此种情况建议更改工程路径,例如将其放到根目录。
//------报错信息
2.你这里报错信息是代码中的信号“TDQSCK”未定义。没有说是路径有什么问题。这一点要求查代码。
2020-10-18 14:25:30 评论

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