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我正在使用XC7K70TFBG676-1定制板。我想用axi_ethernet IP核测试以太网。我在实现时遇到了这个错误:
[放置30-126]无法安排的位置! BUFIO只能在同一IO库中驱动负载。 以下BUFIO时钟负载与BUFIO相距太远而无法路由。 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / bufio_gmii_rx_clk(BUFIO.O)被锁定到BUFIO_X0Y5 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rx_dv_to_mac_reg(FDRE.C)被锁定到ILOGIC_X0Y77 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rx_er_to_mac_reg(FDRE.C)被锁定到ILOGIC_X0Y76 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [0](FDRE.C)被锁定到ILOGIC_X0Y73 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [1](FDRE.C)被锁定为ILOGIC_X0Y117 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [2](FDRE.C)被锁定为ILOGIC_X0Y120 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [3](FDRE.C)被锁定到ILOGIC_X0Y82 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [4](FDRE.C)被锁定为ILOGIC_X0Y99 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [5](FDRE.C)被锁定为ILOGIC_X0Y94 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [6](FDRE.C)被锁定到ILOGIC_X0Y75 processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / rxd_to_mac_reg [7](FDRE.C)被锁定到ILOGIC_X0Y129上述错误可能与其他连接的实例有关。 以下是所有相关时钟规则及其各自实例的列表。 时钟规则:rule_iotile_bufr状态:PASS规则说明:驱动BUFR的IO必须都放在同一时钟区域processor_i / axi_ethernet_0 / eth_mac / U0 / tri_mode_ethernet_mac_i / gmii_interface / gmii_rx_clk_ibuf_i(IBUF.O)被锁定到IOB_X0Y74和processor_i / axi_ethernet_0 / eth_mac /U0 / tri_mode_ethernet_mac_i / gmii_interface / bufr_gmii_rx_clk(BUFR.I)由clockplacer临时放置在BUFR_X0Y4上 这是我的xdc文件: set_property PACKAGE_PIN F23 [get_ports {gmii_rxd [0]}] set_property PACKAGE_PIN F20 [get_ports {gmii_rxd [1]}] set_property PACKAGE_PIN D19 [get_ports {gmii_rxd [2]}] set_property PACKAGE_PIN E21 [get_ports {gmii_rxd [3]}] set_property PACKAGE_PIN K21 [get_ports {gmii_rxd [4]}] set_property PACKAGE_PIN B25 [get_ports {gmii_rxd [5]}] set_property PACKAGE_PIN E23 [get_ports {gmii_rxd [6]}] set_property PACKAGE_PIN E16 [get_ports {gmii_rxd [7]}] set_property PACKAGE_PIN F24 [ get_ports {gmii_txd [0]}] set_property PACKAGE_PIN D23 [get_ports {gmii_txd [1]}] set_property PACKAGE_PIN F18 [get_ports {gmii_txd [2]}] set_property PACKAGE_PIN G16 [get_ports {gmii_txd [3]}] set_property PACKAGE_PIN G24 [get_ports { gmii_txd [4]}] set_property PACKAGE_PIN G17 [get_ports {gmii_txd [5]}] set_property PACKAGE_PIN G25 [get_ports {gmii_txd [6]}] set_property PACKAGE_PIN J16 [get_ports {gmii_txd [7]}] set_property PACKAGE_PIN D24 [get_ports gmii_rx_dv] set_property PACKAGE_PIN F22 [get_ports gmii_rx_er] set_property PACKAGE_PIN H19 [get_ 端口gmii_tx_er] set_property PACKAGE_PIN D25 [get_ports gmii_tx_en] set_property PACKAGE_PIN F19 [get_ports gmii_gtx_clk] set_property PACKAGE_PIN G22 [get_ports gmii_rx_clk] set_property PACKAGE_PIN H17 [get_ports gmii_tx_clk] set_property PACKAGE_PIN E15 [get_ports mdio_mdc] set_property PACKAGE_PIN G19 [get_ports mdio_io] set_property PACKAGE_PIN D15 [get_ports reset_phy] 和我的原理图: 我该如何解决这个问题? |
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9个回答
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我通过axi_ethernet ip core源的一些变化解决了这个问题。它不是为多存储体RDX GMII信号而设计的。
rxd信号的IDELAY_VALUE发生了一些变化,内部时钟缓冲器类型发生了一些变化 在原帖中查看解决方案 |
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嗨,
如错误所示,BUFIO可以驱动相同IO安全的负载。 在您的情况下,看起来负载与BUFIO不在同一区域,或者负载分布在多个IO bank中。 如果是第一种情况,请尝试将BUFIO锁定到与负载相同的IO库。 如果是第二种情况,那么您需要使用多个BUFIO来驱动负载或更改负载位置。 如果可能,请在此处附加vivado项目存档。 谢谢, 迪皮卡。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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随着BUFIO问题,使用BUFR驱动转到其他时钟区域的时钟看起来有问题。
考虑使用BUFMR(或)BUFH -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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我试图附加存档的项目,但没有成功。我是Vivado的新手,这是我做的第一个项目之一。附加框图和主VHDL文件和XDC文件
bd.pdf 57 KB main.vhd 2 KB main.xdc 3 KB |
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这种变化必须发生在您的HDL源中。
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
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我通过axi_ethernet ip core源的一些变化解决了这个问题。它不是为多存储体RDX GMII信号而设计的。
rxd信号的IDELAY_VALUE发生了一些变化,内部时钟缓冲器类型发生了一些变化 |
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只有小组成员才能发言,加入小组>>
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