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电子发烧友论坛
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我没有得到这个 - 我之前有过多次工作和构建，但现在我升级到Vivado 2016.2（并试图在我的设计中包含基于MIG的内存），我现在
获得与乘法的最后阶段相关的DRC错误。 具体来说，它是抱怨线（在一个总是块，在时钟的posedge ...）： o_r [63:32] 
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10个回答
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@toddmcc，
不，我没有找到理由，但我不再有问题了。 当我将VIvado版本从14.4切换到16.2时，问题就出现了。 当我用我的项目和所有Xilinx特定文件“rm -rf”xilinx目录时，问题就消失了，并从头开始重建项目（不是RTL或SW）。 担 在原帖中查看解决方案 |
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不，我没有锁定任何东西。
我的XDC文件非常干净，虽然我不明白两个MIG生成的XDC文件中的内容 - 但它们看起来仍然很干净。 我已附上这些XDC文件以供参考。 担 arty.xdc 25 KB mig_axi.xdc 17 KB mig_axi_ooc.xdc 2 KB |
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d，
也许你可以发布日志文件（所有消息）？ 用法如何？ 接近100％ 如果你删除某些东西会发生什么（取出你设计的某些部分）？ 绝对是一个难题...... Austin Lesea主要工程师Xilinx San Jose |
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也，
我不明白两个MIG - 两者都有相同的名称，只有一个有IO。 它也适用于资源。 您使用的是原始MIG版本吗？ 或者您是否指示Vivado更改为新的IP块（糟糕的主意）。 更改IP块（如MIG）版本绝不是一个好主意，除非你出于某种原因这样做（比如你需要新功能）。 通常，版本应该都匹配（Vivado，IP块，文档）。 Austin Lesea主要工程师Xilinx San Jose |
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感谢您的快速回复。
“两个MIG”的参考是MIG创建了两个XDC文件，两者都粘贴在上面。 我包括综合和实现日志文件。 你会在其中注意到我也在努力摆脱另一个错误：在各种XDC文件中定义的引脚在XDC文件中显示为未定义。 我仍然没有设法解决这个问题。 起初我以为是因为引脚都是“输出线名称”，而MIG将它们定义为“输出线[0：0]名称”。 做出这个改变修复了一些错误，但不是全部。 所以......我仍然难倒那个。 任何帮助，将不胜感激。 担 synth-log.txt 675 KB impl-log.txt 15 KB |
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@austin - 我不认为有“两个MIG”，但有“MIG生成的两个XDC文件”。
与所有IP一样，IP有一个XDC，IP有一个“OOC”XDC。 当IP在上下文中合成时使用_OOC.xdc - 它提供了自己合成IP所需的“上下文”（例如，它们的时钟频率）。 当IP集成在顶层时，不使用_OOC.xdc，因为块现在具有来自块顶层的“上下文”。 所以 .xdc：在OOC综合和顶级集成期间使用（在顶层，它的范围是IP） _ooc.xdc：仅在OOC合成期间使用（OOC合成是所有IP的默认值，但在IP生成期间可以覆盖使用“全局合成”，而IP的RTL与顶级合成） Avrum |
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好，
那让我烦恼。 整个OOC对我来说是一个谜，因为我真的没有看过它。 我在想日志中还有其他消息可以揭示进位信号。 通常，之前的警告会成为错误。 Austin Lesea主要工程师Xilinx San Jose |
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@toddmcc，
不，我没有找到理由，但我不再有问题了。 当我将VIvado版本从14.4切换到16.2时，问题就出现了。 当我用我的项目和所有Xilinx特定文件“rm -rf”xilinx目录时，问题就消失了，并从头开始重建项目（不是RTL或SW）。 担 |
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只有小组成员才能发言，加入小组>>
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