基于CARRY4延迟线的设计怎么实现？

你好朋友，
我想与您分享我当前的问题并得到您的建议。
我正在研究基于CARRY4延迟线的设计，以便对其输出进行采样，并且在每个时钟上升沿，我想将采样输出与CARRY4延迟线链的旧锁存输出进行比较。
我配置了具有256个状态的CARRY4基元的延迟线，这些状态捕获来自LFSR（线性反馈移位寄存器）的称为触发的数字信号。
在tdc_clock的每个上升时钟转换（400 MHz）时，我通过DFlipFlop对捕获的信号进行采样，并将其与先前捕获的信号进行比较。
正如您在附加的时序图中看到的，我通过减去latched_output（由延迟线捕获）和thesampled_outout来检测任何差异来提供compare_output信号。
如果比较结果不是0，则会引发一个名为ODC_result_sig的标志。但我不知道为什么我的比较结果并不总是0，因为我没有给数字信号注入任何额外的延迟，并且不必要地引发ODC_result_sig。
您能否请您验证我的时序图并告诉我您的想法以找出问题所在？
我还向您发送了我的架构，用于采样和比较，以及采样电路及其初始化的定义以及以下的比较方法：
------------------采用DFF的采样电路-----------------
Inst_DFF：DFF端口地图（
D => latched_output_sig，
Q => sampled_output_sig，
QN =>打开，
CLK => clock_400MHz_AND，
RESET => sync_reset
）;
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-------------编写compare_output计算的过程-------
进程（clock_400MHz_AND，latched_output_sig，sampled_output_sig）开始if（RISING_EDGE（clock_400MHz_AND））然后compare_output结束if;
结束过程;
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我提前感谢您的善意考虑和协助。