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电子发烧友论坛
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你好，
我正在尝试将LVDS时钟振荡器连接到KintexHP bank，Vcco设置为1.5V（由于DDR3连接到该bank），当然是外部终端。 根据振荡器数据表，最大输出电压偏移为1.4V，峰值 - 峰值摆幅为350mV，正如LVDS输出所预期的那样。 使用Vcm + Vpp / 2 
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16个回答
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@rogerwilsonif你还没有看看这个ARhttps：//www.xilinx.com/support/answers/41408.html和其中的链接AR。
他们应该回答你所有的问题。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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R，
在Vcco = 1.5伏特时未指定LVDS。 所以，无论你期望它做什么，都不要指望它（未指明=不打算在那里工作=没有保证=不这样做）。 Austin Lesea主要工程师Xilinx San Jose |
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谢谢你的回复。
似乎存在一些意见分歧。 AR41408和AR40191表示，如果没有超过1.7V的限制，1.5V的HP bank的LVDS就可以了。 我无法看到它在我的情况下是怎样的，因为振荡器输出在输出电压方面符合LVDS规范。 所以，没问题。 奥斯汀的回答令人震惊，说我根本不应该这样做。 罗杰。 |
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Per ug471，第71页，即Vcco = 1.5 v时的差分HSTL。
如果这符合您的要求，那就没关系了。 Austin Lesea主要工程师Xilinx San Jose |
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@rogerwilson我不能代表奥斯汀，但我认为他的意思是说这条件“可能根本不起作用;如果它有效，它可能会给予退化行为，如果它似乎在某些条件下工作正常，它可能
不适用于所有条件，所有芯片“并且在任何情况下它都不是特征化，测试或支持的情况。 所以你是独立的。 另一方面，我不是Xilinx员工，并且对您支付给我的金额负有责任;-)对于告诉您尝试它没有这样的疑虑，因为它可能在某种程度上起作用并且您的董事会仍然完成 （对吗？）所以它不会伤害。 另一方面，如果你仍在设计这块木板并重视头发，我的建议也是不会这样做; 在最强的条件下可能！ - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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@rogerwilson“奥斯汀的回答非常可怕，说我根本不应该这样做。”
奥斯汀是不正确的。 正如您在AR40191流程图中所述，只要满足指定条件，Xilinx就允许LVDS输入处于低VCCO组电压。 另请参阅以下突出显示的关于1.2V存储区中LVDS输入的AR摘录： AR＃66786 UltraScale + / Zynq UltraScale + MPSoC SelectIO：将LVDS信号与1.2V I / O bank连接： “LVDS输入可放置在VCCO电平与输出所需电平不同的存储体中。 要考虑的一些重要标准： 除非VCCO电压处于输出所需的电平，否则不能使用可选的内部差分终端（DIFF_TERM_ADV = TERM_NONE或DIFF_TERM = FALSE（默认值））。 输入引脚上的差分信号必须满足器件数据手册的“推荐工作条件”表中的VIN要求。 输入引脚上的差分信号必须满足器件数据手册中DC规范表中的VIDIFF和VICM要求。 “ 编辑：同样的信息也提供给UG471（v1.8）第92-93页的7系列。 --------------------------------------- 我还要强调AR66786的最后一部分 - 如果你交流耦合（1）你的LVDS振荡器输出，这使你能够使用内部FPGA split_termination_to_VCCO / 2 I / O标准来内部端接和偏置交流耦合输入而无需 额外的外部组件。 内部终端的使用对时钟输入尤其重要，其中由外部终端+路由+封装+ FPGA Cin引起的存根上限效应可能导致内部平台，从而导致在某些条件下出现双时钟。 布赖恩 EDIT2：添加了AC耦合音符 （1）当交流耦合到分离终端时，使用1 nF范围内的上限，而不是Xilinx建议的100nF。 例如 1 nF，100 Mhz是1.6欧姆的容抗，对于串联元件可忽略不计。 使用较大值（如100 nF）的潜在问题是RC充电瞬态，当VCCO / 2分离终端在配置期间上电时启动; 此瞬态可能会在配置结束时导致时钟丢失，如果此时钟用于其参考时钟，则可能会影响DCM和PLL。 |
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感谢大家对此查询和后续建议的兴趣。
正如我所看到的，有三种可能性，如下面最先进的CAD图所示。 选项1是一个基本启动点，其中一个LVDS通过外部终端驱动HP bank。 根据AR40191中的流程图，这应该可行。 值得注意的是，KC705有一个SIT910LVDS振荡器（U6），正好按照这种方式连接到1.5V的HP bank，为我提供DDR3 SysClk。 大概这个工作得很好。 选项2是UG471中给出的解决方案，如果由于输入电压过高而导致选项1不正常。 如果必须在PCB上放置如此多的额外组件并可能危及SI，那将是一种遗憾。但它仍然可行。 选项3是一个聪明的想法，建议允许使用内部终止（感谢Brian）。 再说一次，如果有人对任何这些有任何观察或过去的经验，我将不胜感激。 谢谢， 罗杰。 |
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谢谢，
我的立场由40108 AR纠正。 （允许） 您引用的AR适用于UltraScale，因此它不适用于7系列。 Austin Lesea主要工程师Xilinx San Jose |
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R，
正确。 对不起我的困惑。 就峰值电压而言，如果超出推荐范围，可能很容易添加并联终端以降低p-p电压（低至50欧姆总并联终端可能根本不会影响信号完整性）。 Austin Lesea主要工程师Xilinx San Jose |
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@austin“您引用的AR适用于UltraScale，因此它不适用于7系列。”我引用的AR 66786材料直接适用于7系列部件，即： - 交流耦合到内部VCCO / 2分离终端是
不是家庭特定的 - 我在767系列的UG471（v1.8）的第92-93页重复了我引用的＃66786的LVDS限制（正如我昨天已经提到的） 布赖恩 |
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@rogerwilson“正如我所看到的，有三种可能性，如下面最先进的CAD图所示。”
我将在振荡器输出处使用两个系列0402进行布局，并在突破过孔处的BGA下方进行并联终端。 然后，您可以将其填充为选项1（0欧姆系列，100欧姆终端）或选项3（0.001 uF系列，nostuff终端） 现代LVDS / PECL时钟驱动器通常具有100-200 ps的输出边沿速率，与封装存根延迟相当; 我个人不建议使用这种设备的外部终端。 布赖恩 |
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纠正了两次！
谢谢，我也建议使用SI CAD工具。 如果它在CAD工具中不起作用，它将无法在pcb上运行。 Austin Lesea主要工程师Xilinx San Jose |
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你好brimdavis，
当时我想像你提到的那样支持它。 使用HSTL输入非常聪明，因此可以使用具有吸引力的内部终端。 由额外的元件（交流耦合电容）引起的信号路径会有失真，虽然这最初让我失望。但是，LVDS振荡器的边缘时间确实是200ps这很快，所以也许我会试一试，谢谢 。 罗杰。 |
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@rogerwilson“额外组件（交流耦合帽）会导致信号路径失真。”
我不会太担心串联电容 - 0402 C0G / NP0部分对时钟影响不大，只需将它们插入振荡器输出引脚旁边即可。 （在薄电介质叠层上，除非经过补偿，否则多余的0402焊盘电容会导致多Gbps SERDES速度出现问题，但这在典型的FPGA输入时钟频率下通常不是问题。） > >但是，LVDS振荡器的边沿时间确实是200ps这很快，所以也许我会试一试，谢谢。 > 我提醒了这一点，因为在过去几年中，在安富利主板上进行原型设计时，我已经看到了外部端接LVDS时钟输入的实际时钟问题[1]。 如果您在Hyperlynx中模拟这一点，请务必验证内部终端模型是否正常工作 - 多年来我看到了一些问题，当Xilinx首次发布新的系列模型时，Hyperlynx未正确建模内部终端。 布赖恩 [1]我在几年前使用Avnet Virtex-2“高速”电路板制作了我的第一个源同步时钟输入设计原型，该电路板是在Xilnx为Virtex-2引入LVDS_25_DCI端接模式之前制定的。 因此，Avnet将LVDS输入终端作为FPGA旁边的一排芯片电阻完成。 当从本地时钟输入上的快速LVDS缓冲器驱动时，由于外部时钟输入端接+ PCB短截线+封装输入产生的转换基座，V2 DDR输入寄存器在每个边沿上被计时两次。 切换到内部DCI终端解决了这个问题。 |
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