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它将依赖的众多因素中有两个:1。
电源噪声。 具有接近时钟频率的分量的本地RF水平。 ------------------------------------------“如果它不起作用 模拟,它不会在板上工作。“ |
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d,
抖动取决于您对DCM,PLL,IO和CLB等的处理方式。 它还取决于您在时钟源,接地和电源旁路以及去耦中开始的抖动。 通常,使用35 ps pp的晶体振荡器,并在V6中使用PLL,并使用多个时钟相位(270度而不是0度是定位时钟边沿的最小抖动位置,而IO切换为0 度),一个能够实现低至100 ps pp的总抖动。 如果你在一个时钟边沿上进行切换,具有强大的IO切换功能,并且功率相当低且没有足够的旁路,那么这很容易达到1000 ps p-p。 有了更糟糕的选择,这可能会变得更糟。 因此,对于抖动超过10比1的范围,并且所有这些都取决于我们无法控制的事情,我们无法指定它。 ISE工具将尝试预测它:您提供时钟源抖动,该工具将计算DCM,PLL和时钟树中添加的jittere。 您还可以通过去耦来判断IO切换时的抖动(如果您不知道,对于所有LVDS IO使用50ps,对于LVCMOS25 8 ma IO使用250ps,对于更强的单端IO使用500ps)。 这些工具不知道核心的270度,IO“技巧”的0度,因此这将是最坏情况的数字,可以在使用相移时得到改善。 Austin Lesea主要工程师Xilinx San Jose |
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并且,通常时钟频率越高,去耦越有效,抖动越小。
因此,100 MHz时钟比200 MHz时钟具有更多抖动。 Austin Lesea主要工程师Xilinx San Jose |
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只有小组成员才能发言,加入小组>>
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