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我对使用源同步时钟将大量数据从一个FPGA移动到另一个FPGA感兴趣。
但由于设计的性质，我没有很多可用的PLL，因此我无法发送许多时钟数据对。 假设所有迹线具有相同的延迟，是否可以将一个源同步时钟与多个数据线相关联？ 非常感谢你 
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7个回答
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我认为你正在寻找的是ISERDES和OSERDES功能。
请阅读UG471第3章.I / O支持2到8位宽的串行器/解串器功能，当级联时，可以支持ISERDES2 10或14位。 接口可以运行SDR或DDR模式。 祝你好运。 |
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假设所有迹线具有相同的延迟，是否可以将一个源同步时钟与多个数据线相关联？
绝对。 对于一个时钟可以关联多少引脚的唯一实际限制是接收时钟。 如果要捕获的所有引脚与转发时钟位于同一I / O bank中（并且时钟必须位于具有时钟功能的引脚上），则FPGA中捕获接口的时序要容易得多。 在7系列器件中，存储体中有50个引脚，因此如果所有信号都是单端信号，则可以有49个信号与一个时钟相关联。 如果信号是差分的，那么你可以做到23; 一个银行可以做24个差分信号（其中2个单端信号没有差分对） - 你用一个用于时钟，另一个23用于数据。 你可以做更多（使用其他时钟方案），但它们的时序性能更差。 有关时钟方案的讨论，请参阅有关各种时钟方案的文章。 Avrum |
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我打算使用IOSERDES块，但我没有可用的PLL。
即使在14位DDR模式配置中，我的设计也需要很多IOSERDES。 所以我不确定让一组ISERDES共享单个捕获时钟是一个好主意，因为我不可能给每个14位配置自己的PLL。 |
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@avrumw感谢您的澄清！
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我不确定为什么你认为你需要这个系统的PLL;
你不需要一个源同步数据传输本身。 对于源同步接口，发送设备只需要转发时钟的ODDR以及转发数据的IOB触发器（SDR）或ODDR（DDR）。 在接收端，您可以使用ChipSync时钟捕获此接口，该时钟仅需要时钟的BUFIO和BUFR以及数据的IOB FF或IDDR。 如果您计划使用OSERDES / ISERDES以更快的速率发送数据，那么您需要在发送器上使用PLL来生成位时钟 - 是内部时钟的倍数。 但是不要“太快” - 高于500Mbps（或多一点），使接口满足时序变得困难......在接收端，BUFR可以进行重新生成并行所需的整数除法 时钟。 此外，如果您使用OSERDES / ISERDES，则需要担心恢复接收端的帧。 假设您使用的是8：1和1：8序列化/反序列化。 发送器采用8位并行数据并串行发送。 接收器接收比特流并任意选择8个连续比特以呈现给并行侧。 这些接收的8比特可以与发送的比特相同，或者可以是它的7比特移位版本中的任何一个。 为了恢复成帧，你需要接收器中的一些系统。 至少在链接开始时，你需要一种机制来确定来自其他7个“错误”框架的“正确”框架 - 这可以通过训练模式（或各种其他机制）来完成。 然后，您可以使用ISERDES的BITSLIP功能将您的位移到右侧框架。 接口的所有位（假设它们是静态定时的并且板上的路由时间是平衡的）将以相同的方式构成，因此您只需要在一个位上使用训练模式来构建整个接口。 一旦界面被框起，那么它不应该丢失帧，除非有一个重大的系统中断（你的时钟搞砸了）。 Avrum |
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@avrumw是否有任何帧实现示例？在“可用的各种时钟方案”中是否有任何可用的示例显示如何使用PLL来使用CLKOUT0_PHASE来移位数据/时钟对齐？
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嗨papafpga
您为什么对使用源同步时钟将大量数据从一个FPGA移动到另一个FPGA感兴趣？ 我想，你使用像PCIExpress架构一样将大量数据从一个FPGA移动到另一个FPGA。 如果您显示更多详细信息（您想要做什么，数据和时钟数量，最大时钟频率等），有人可以回复它... 谢谢。 最好的祝福， |
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