完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
我试图在virtex 7而不是kintex 7上使用PRC的实验3(UG947),在更改.xdc文件以与VC709兼容后,我成功生成了比特流文件和prom.mcs(PIN I /
使用(UG947 2016.2 labsources)提供的Excel文件来计算新范围地址的O +位置分区块和BPI地址范围,我还将top.vhd上的ICAPE Device_ID更改为0x3691093 virtex 7。 在硬件管理器中,我选择添加内存设备(28f00ag18f),这是VC709上BPI的内存部分 静态设计已成功从BPI加载到FPGA(向右移位,向上计数),但推动任何开关都不做任何操作{我认为部分比特流不会从BPI加载到FPGA!} 任何方案? 谢谢 卡迈勒 |
|
相关推荐
5个回答
|
|
你好@ kamalahmade
请查看以下教程中的“生成比特流”部分,该部分可能对您有所帮助:http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_2/ug947-vivado-partial-reconfiguration-tutorial.pdf 谢谢, 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题? ? 如果没有,你应该在发布之前。 此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
|
|
|
根据VC709,@ kamalahmadeI只能想到你的xdc中的按钮约束可能不正确。
你能复查一下吗? -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
将探针添加到Statemachine,它控制FLASH的部分重配置,看看它是否卡在无法从FLASH读取的任何特定阶段。
谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。 |
|
|
|
我修改了按钮引脚以与VC709兼容:
# - - - - - - - - - - - - - - - - - -# 按按钮 # - - - - - ------------------------- set_property PACKAGE_PIN AR40 [get_ports GPIO_SW_N] set_property IOSTANDARD LVCMOS18 [get_ports GPIO_SW_N] set_property PACKAGE_PIN AP40 [get_ports GPIO_SW_S] set_property IOSTANDARD LVCMOS18 [ get_ports GPIO_SW_S] set_property PACKAGE_PIN AW40 [get_ports GPIO_SW_W] set_property IOSTANDARD LVCMOS18 [get_ports GPIO_SW_W] set_property PACKAGE_PIN AU38 [get_ports GPIO_SW_E] set_property IOSTANDARD LVCMOS18 [get_ports GPIO_SW_E] set_property PACKAGE_PIN AV39 [get_ports GPIO_SW_C] set_property IOSTANDARD LVCMOS18 [get_ports GPIO_SW_C] |
|
|
|
我检查了“生成比特流”的步骤,我成功生成了具有新地址范围的.mcs文件
根据 : https://forums.xilinx.com/t5/7-Series-FPGAs/Creating-PROM-File-for-Virtex-7/td-p/699531 当我编写BPI闪存时,我有这个错误 字节16777216不匹配(FF!= BC) 错误:[Labtools 27-3161] Flash Programming Unsuccessfull |
|
|
|
只有小组成员才能发言,加入小组>>
2424 浏览 7 评论
2825 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2465 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1225浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-25 08:38 , Processed in 1.382740 second(s), Total 85, Slave 69 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号