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你好，
该设备为XC7A35T-FGG484（速度等级2）。 IDDR接口由selectiO向导生成，输入数据宽度为12位，时钟频率为240MHz，数据和时钟为中心对齐。 时序约束如下： set_input_delay -clock [get_clocks clkin_adc_a] -max 0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_a] -min -0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_a] -clock_fall -max -add_delay 0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_a] -clock_fall -min -add_delay -0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_b] -max 0.3 [get_ports {datain_adc_b_p }] set_input_delay -clock [get_clocks clkin_adc_b] -clock_fall -max -add_delay 0.3 [get_ports {datain_adc_b_p }] set_input_delay -clock [get_clocks clkin_adc_b] - min -0.3 [get_ports {datain_adc_b_p }] set_input_delay -clock [get_clocks clkin_adc_b] -clock_fall -min -add_delay -0.3 [get_ports {datain_adc_b_p }] 如何改善时机？ 谢谢， Muuu 
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7个回答
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嗨muuu
你是如何实现的？ 你在XC7A35T上使用SerDes吗？ 在没有硬连线SerDes的情况下使用双边沿模式（IDDR）时，很难改善时序问题。 如果可能，我建议使用SerDes。 谢谢。 最好的祝福， |
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嗨watari，如果使用ISERDES，是输入时钟位时钟？最好的问候，Muuu
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如果有机会请参考以下文件。
你可以得到一些调试的线索。 以下应用说明http://www.xilinx.com/support/documentation/application_notes/xapp523-lvds-4x-asynchronous-oversampling.pdf描述了一种使用带有SelectIO™接口原语的LVDS捕获异步通信的方法。 http://www.xilinx.com/support/answers/40832.html - Xilinx时序分析解决方案中心 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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谢谢你的回复。数据和时钟是同步的，它们是中心对齐的。
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只有小组成员才能发言，加入小组>>
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