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如何从织物单端获得一对lvds时钟？

2027

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我想从我的Zynq xc7z020clg400的一个结构时钟FCLKn获得一个2V5 LVDS时钟（P和N）。通过约束（PCB布局）的引脚P和N是球G19和G20。我已经检查了Xilinx库指南，但我找不到具有单端时钟输入和LVDS时钟输出的时钟原语。是否可以获得LVDS时钟输出？提前致谢！ 0
2020-8-4 10:00:45　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报赵文隽相关推荐 • 时钟分配输入74.25的差分或单端，输出至少2路74.25M的差分LVDS，请问有哪些芯片通达到功能 1786 • 单端信号和差分信号有何差异？ 2664 • 当Vcco为1.8V时，是否可以产生输出差分时钟/数据？ 2151 • 请问我想用一对引脚作为LVDS信号，可以配置为双向吗？ 2032 • 差分时钟转单端 11538 • Altera cyclone V 芯片可以在同一个BANK 实现既使用LVDS信号又使用1.8V的单端么 6936 • ADC、DAC选型时候的lvds和cmos什么意思 9095 • AD9364 RX LVDS电平幅度只有140-180mv 1858 • AD9649时钟串入模拟输入端 2278 • 如果差分对做单端时钟输出，如P端作为时钟输出，另一端应该如何使用？ 216 6个回答

答案对人有帮助，有参考价值 0 如果你想要的话，你不需要使用ODDR。但没有直接需要。在原帖中查看解决方案

2020-8-4 10:19:37 评论举报丁兵溢

答案对人有帮助，有参考价值 0 请阅读xilinx文档。仅供参考：lvds clk输入或clk输出没有原语:) 例如IBUFGDS是通用diff输入+ bufg prim等的组合。

2020-8-4 10:26:29 评论举报丁兵溢

答案对人有帮助，有参考价值 0 一种解决方案是将BUFG（全局时钟简单缓冲区）组合连接到OBUFDS（差分信号输出缓冲区）？谢谢！

2020-8-4 10:36:58 评论举报邝计嘉

答案对人有帮助，有参考价值 0 没有。你不需要使用BUFG，只需使用OBUFDS，但如果使用时钟转发，使用DDR flipfop进行更精确的计时是有意义的

2020-8-4 10:54:26 评论举报丁兵溢

答案对人有帮助，有参考价值 0 非常感谢'trenz-al' 我需要差分时钟信号离开fpga，只需要为zynq外部的一个外设提供lvds时钟我看到如何使用OBUFDS，但我想知道如何使用ODDR原语为我的外设提供lvds时钟您认为ODDR或不同的DDR原语是否可行？

2020-8-4 11:08:25 评论举报邝计嘉

答案对人有帮助，有参考价值 0 如果你想要的话，你不需要使用ODDR。但没有直接需要。

2020-8-4 11:25:25 评论举报丁兵溢

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