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电子发烧友论坛
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大家好，
我正在开发一个需要我实例化3个4x RapidIO IP内核的项目。 我移动原始示例设计的'srio_gen2_0_srio_clk'模块输出以驱动三个Ip内核以便保存BUFG。 生成比特流时出现错误消息： FPGA：xc7vx485tffg1927-2 Vivado：2015.2 RapidIO版本：4.0 谢谢！ 
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7个回答
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你好@ derickshi
你有SRIO IP的许可证吗？ 如果没有从http://www.xilinx.com/products/intellectual-property/ef-di-srio-gen2/ef-di-srio-gen2-evaluation.html生成硬件评估许可证 在许可证管理器中加载许可证后，您需要重新生成IP输出产品。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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你好@ derickshi
请在vivado tcl控制台中运行report_enviroment -file xinfo.txt命令并在此处附加txt文件。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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你好
您是否还有srio日志和缓冲许可证，或者只有PHY许可证 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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你好@ derickshi
您需要具有srio_phylog_io功能才能使用此IP。 在您的xinfo文件中，我看到您具有此功能的设计链接许可证，该许可证仅允许模拟，但不允许生成比特流。 从我之前发布的链接生成硬件评估许可证。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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