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您好，我不得不问一下，在成功合成之后，opt_design删除了我的IBUF（根据日志从IBUFGDS合成转换成它）然后抱怨单端信号不能具有LVDS属性。
但对于这块电路板，输入是200MHz时钟，在顶层设计中路由到MMCM（达到50MHz）。 在使用IBUFGDS组合两个差分信号之前。 当我禁用opt_design时，这个严重警告消失，但是两个网络无法路由（来自GTH收发器包装器）。 但是，opt_design删除了整个设计，并且放置者没有发现任何结果。 我在我的约束文件中：一个用于差分信号的create_clock（带_p）和两个用于LVDS设置的封装引脚的set_property。 但是为什么opt_design会移除我的主时钟（GTH收发器的另一个时钟保持不变）？ 我现在不是，但这是相关日志文件的一部分，我认为这很重要（最后警告应该是什么意思，我没有找到IBUF_LOW_PWR？）： 信息：[Netlist 29-17]分析37个Unisim元素，用于replacementiNFO：[Netlist 29-28] Unisim Transformation在0 CPU secondsINFO中完成：[项目1-479]网表是使用Vivado 2015.1INFO创建的：[Device 21-403] Loading part xc7vh580thcg1155-2GINFO：[Project 1-570]准备网表以进行逻辑优化警告：[选项31-35]从连接到顶级端口的路径中删除冗余IBUF，mmcm_clk_comp / U0 / clkin1_ibufg：P_DRP_CLK_IN_P解决方案：该工具已删除 冗余的IBUF。 要解决此警告，请检查输入设计中的冗余IBUF。警告：[约束18-550]无法创建“IBUF_LOW_PWR”约束，因为net“drp_mmcm_clk_comp / sysclk_in”未直接连接到顶级端口。 Vivado忽略'IBUF_LOW_PWR'，但保留了实现工具。 
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3个回答
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请检查以下网址：http：//www.xilinx.com/support/answers/56354.html中的信息是否有助于您进行调试。
_______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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谢谢，但我已经解决了这个问题（有趣的是，在我将输出设置为最高级别后，此错误消失了）。
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我很高兴知道你的问题已经解决了。
感谢更新。 祝你所有的设计都好运。 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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