完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
通过向核心发送1DW MemRd数据包，可以在模拟中测量PIPE核心的延迟。
您可以在RXDATA [7：0]上找到数据包的SOF，然后在trn_rd [31：0]上显示。 RXDATA [7：0]上的SOF为“0xFB”，RXDATAK = 1表示控制字符。 该方法类似于核心的TX侧。 注意：核心延迟可能会因使用宽松排序，流量控制状态或链路/电源状态转换等因素而发生变化。 此处的延迟测量假设任何时候只有1个TLP正在播放，并且核心处于活动链路和电源状态。 因此，这些延迟数被认为是“理想情况”。 PIPE内核仅在一种模式下运行：x1通道，客户端接口（trn_clk）频率为62.5 MHz，PIPE接口频率为250 MHz。 所有时间都是从核心的8位PIPE接口上的SOF（参见上面的描述）到客户端“TRN”接口（“trn_tsof_n”或“trn_rsof_n”）上的SOF，反之亦然。 1DW MRd（RX）= 398 ns 1DW CplD（TX）= 340 ns将两者合计为下游MRd的总时间（738 ns），以使端点返回CplD（这不包括所花费的时间 用户设计处理MRd并生成结果TX CplD）。 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 在原帖中查看解决方案 |
|
|
|
|
|
通过向核心发送1DW MemRd数据包，可以在模拟中测量PIPE核心的延迟。
您可以在RXDATA [7：0]上找到数据包的SOF，然后在trn_rd [31：0]上显示。 RXDATA [7：0]上的SOF为“0xFB”，RXDATAK = 1表示控制字符。 该方法类似于核心的TX侧。 注意：核心延迟可能会因使用宽松排序，流量控制状态或链路/电源状态转换等因素而发生变化。 此处的延迟测量假设任何时候只有1个TLP正在播放，并且核心处于活动链路和电源状态。 因此，这些延迟数被认为是“理想情况”。 PIPE内核仅在一种模式下运行：x1通道，客户端接口（trn_clk）频率为62.5 MHz，PIPE接口频率为250 MHz。 所有时间都是从核心的8位PIPE接口上的SOF（参见上面的描述）到客户端“TRN”接口（“trn_tsof_n”或“trn_rsof_n”）上的SOF，反之亦然。 1DW MRd（RX）= 398 ns 1DW CplD（TX）= 340 ns将两者合计为下游MRd的总时间（738 ns），以使端点返回CplD（这不包括所花费的时间 用户设计处理MRd并生成结果TX CplD）。 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2413 浏览 7 评论
2820 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3371 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2456 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1028浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
576浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
434浏览 1评论
1998浏览 0评论
721浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1888
评论
淘帖
2413
