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嗨
我使用virtex5 xc5vlx110t与ML523板。 我目前通过四个输出连接到dac,通过adc从一个引脚接收数据,最后使用一个引脚通过示波器识别最终数据。 共有六个引脚正在使用,每个引脚使用13.单端SMA时钟输入和14.差分SMA全局时钟输入。 但是,由于在第14个引脚中使用了j16和j17,因此不会出于任何原因给出数据。 原始(AF 19,K18,AH15,AG15)4针用于与dac和spi通信。 但是,如果你选择4,包括j16,j17,你将不会得到任何。 是什么原因?你使用的主要产品是ML523板上的晶体振荡器,Ag21是50mhz全局clk。 是否不可能使用19. GTP / GTX收发器时钟输入SMA或20. GTP / GTX收发器引脚? 在planahead中,未分配与ug225表中所示的ML523板对应的引脚。 请告诉我。 我的实验设置如下。 FPGA(virtex5 xc5vlx110t) - [4pin] - DAC - CH(SMA电缆) - ADC - [1pin] - FPGA - [1pin] - 示波器 这里,销是所有销13和14并且是sma型。 |
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1个回答
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在UG365中:https://www.xilinx.com/support/documentation/user_guides/ug365.pdf
例如,有些表可以解释引脚的不同功能 IO_L8P_SRCC_22是单区域时钟能力IO -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- |
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只有小组成员才能发言,加入小组>>
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