完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我差不多完全迷失了。
我拥有数十年的数字电子经验,一些Virtex-5经验,以及几乎零FPGA时钟处理经验。 我的一般经验告诉我,我想用PLL生成200MHz,从大概125MHz开始,但幸运的是100MHz源。 然而,谷歌搜索和阅读文档,我发现什么都没有。 我找到关于使用DCM而不是PLL的帖子。 我读到有关LogiCore DCM到PLL的信息,还是PLL到DCM? 我读到了关于单独实例化它们的内容。 我读了各种各样的东西。 所以,我可能已经读过我需要知道的所有内容,但我不知道如何把它放在一起。 我不知道如何开始。 我想我需要用汤匙喂食怎么做。 害羞的勺子喂养,我需要一个遵循的指导方针。 我正在使用verilog。 例如,我是否会自己编写实例和一切代码? 或者我应该使用向导,例如添加LogiCore IP的新来源? 我可能会马上遇到障碍,并提出一个更基本的问题。 那之后我肯定会遇到问题。 正如我所说,我完全迷失了...... |
|
相关推荐
4个回答
|
|
H,
我会使用一个向导,它将实例化你所需的verilog,询问你需要的所有问题,如果它是7系列或更高版本,它是MMCM(多模式时钟管理器磁贴) )。 我不会关注使用的实际方法(PLL,DCM或某些混合),因为这些细节并不重要。 我还会看一下您设备的示例设计。 编程指南还详细列出了如何实例化时钟片以及时钟资源用户指南。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
奥斯汀,
谢谢,但我需要更多信息。 首先,它是Virtex-5和ISE 14.7。 我想也许你的后续建议都不适用。 注意我已经告诉其他地方(公司内部)使用核心生成器并选择PLL_ADV。 我理解这个建议,并准备尝试。 您最新的建议最终是否相同? 不同? 顺便说一下,即使您的后续建议已应用,我也一直在寻找并且无法找到Virtex-5的PLL或DCM使用示例设计。 这种帮助一直很难找到。 和“编程指南”? 我真诚地道歉,但我不知道如何将这些单词映射到我可以在某处下载的实际PDF中。 “时钟资源用户指南”也是如此。 (在发布我的回复之前,我在谷歌“Virtex-5编程指南”中找到UG191。我不认为这就是你的意思。同样的结果搜索“时钟资源用户指南”。) 谢谢 |
|
|
|
奥斯汀,
再次感谢。 我要让你的最后建议陷入困境几天。 同时,我实际上使用了Xilinx时钟向导来创建一些DCM_ADV verilog代码,并且我正在尝试构建它。 我得到一个关于保持层次结构的错误,我也不明白。 你可能会指点我这个方向吗? 所以这是构建错误: 错误:包装:1107 - 包装无法将下面列出的符号组合成a 单个IOB组件,因为所选的站点类型不兼容。 进一步说明: 两个或多个符号属于不同的KEEP_HIERARCHY边界,不能 被合并到同一个组件中。 涉及的符号: SlaveBuffer符号“CLK200 / CLKIN_IBUFGDS_INST / SLAVEBUF.DIFFIN”(输出 信号= CLK200 / CLKIN_IBUFGDS_INST / SLAVEBUF.DIFFIN) PAD符号“VCLK_n”(填充信号= VCLK_n) SlaveBuffer符号“VCLK_ibuf / SLAVEBUF.DIFFIN”(输出信号= VCLK_ibuf / SLAVEBUF.DIFFIN) 错误:包装:1107 - 包装无法将下面列出的符号组合成a 单个IOB组件,因为所选的站点类型不兼容。 进一步说明: 两个或多个符号属于不同的KEEP_HIERARCHY边界,不能 被合并到同一个组件中。 涉及的符号: DIFFAMP符号“CLK200 / CLKIN_IBUFGDS_INST / IBUFDS”(输出信号= CLK200 / CLKIN_IBUFGDS_OUT) PAD符号“VCLK_p”(填充信号= VCLK_p) DIFFAMP符号“VCLK_ibuf / IBUFDS”(输出信号= VCLK_c1) 这是否涉及一些“(* KEEP =”TRUE“*)”我在多行上有前缀? 我从VCLK中删除了它们,但错误并没有消失。 或者也许是因为我告诉Xilinx时钟向导CLKIN源是外部差分,但是在与它建立连接时,我明确地建立了这些连接,并且还将相同的差分时钟连接到IBUFDS? 或者是其他东西? |
|
|
|
引脚信号名称必须与设备内的信号名称不同。
例如,IBUFG输入是CLOCK_I_pin_p和CLOCK_I_pin_n,每个输入都有一个在ucf文件中分配的封装引脚,输出是CLOCK_I_BUF_OUT,然后连接到DCM的CLK_IN(例如)。 +和 - (p和n)输入必须是相邻的合法IOB焊盘,能够支持差分输入时钟(支持时钟的IO引脚)。 不知道你在这里打破了什么规则。 检查名称,ucf中有效引脚的实例化和命名(我认为_p引脚是必需的,而不是_n引脚.... _p命名实例化,并修复了启动引脚和IOB,_n是 假设是相邻的IOB差分对_n)。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
只有小组成员才能发言,加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2430 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
756浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
368浏览 1评论
1964浏览 0评论
683浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-24 06:12 , Processed in 1.241170 second(s), Total 85, Slave 68 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号