使用FPGA xc4vfx12-12sf363生成了没有任何更改的编程文件是怎么回事

迪诺，
显然，这是一个非常大的数字！
在应用笔记中，该端口定义为
指定从有序列表中选择的样本
LOG2（WHvirt * WW）
WW是宽度，WHvirt（7）是虚拟过滤器内核的垂直大小。
见图6。
哪个应该是一个小得多的值（如果您将滑动窗口大小设置为合理的值）。
至于“它会适用于S6吗？”
这个应用笔记是很久以前写的，在S6之前。
所以，它没有在S6上测试过。
我认为它没有理由在S6中不起作用，但这取决于你合成，约束，放置和路由以及测试。
Austin Lesea主要工程师Xilinx San Jose

你好奥斯汀。
感谢您的及时回应。
起始值是原始文件的起始值，但3x3过滤器除外，行长度等于1024像素。
WW = 3，WH = 3，S = 1.使用这些值WH_virt = 4。
从文件复制：
IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
使用work.rank2d_utils.ALL;
使用work.rank2d_latency.ALL;
实体rank2d_top是
generic（DATA_WIDTH_CH0：integer：= 8; - 颜色通道0的位宽 
DATA_WIDTH_CH1：整数：= 8;
- 颜色通道1的位宽 
DATA_WIDTH_CH2：整数：= 8;
- 颜色通道2的位宽 
DATA_WIDTH_FILTER：integer：= 10;
- 过滤数据位宽 
WINDOW_WIDTH：整数：= 3;
- 过滤器窗口的水平尺寸 
WINDOW_HEIGHT：整数：= 3;
- 过滤器窗口的垂直尺寸 
NEW_INPUTS：整数：= 1;
- 滤波器核心的新输入样本/ clk 
MAX_HORIZONTAL_RES：整数：= 1024;
- 每行的最大像素数（时代2048） 
Y_GENERATOR_TYPE：整数：= 2;
- 滤波器值发生器类型;
0：CC0的总和， 
CC1和CC2; 1：计算亮度;
2：使用CC0 
FAMILY：string：=“Virtex4” - FPGA系列 
）;
port（clk：in std_logic;
。
。
rank：in std_logic_vector（GET_TAPb（WINDOW_HEIGHT * WINDOW_WIDTH，WINDOW_HEIGHT，NEW_INPUTS）-1 downto 0）;
。
。
结束rank2d_top;
rank2d_top的架构rtl是
常量WW：整数：= WINDOW_WIDTH;
- = 3
常量WH_real：integer：= WINDOW_HEIGHT;
- = 3
常量WH_virt：整数：= DIV_CEIL（WH_real，NEW_INPUTS）* NEW_INPUTS;
- 虚拟过滤器窗口垂直大小常量TAPr：integer：= WH_real * WW;
- 真实的水龙头号码
常数TAP：整数：= WH_virt * WW;
- 虚拟TAP号码
常量TAPb：整数：= LOG2_CEIL（TAP + 1）;
- 表示TAP的数据宽度 - 常量CYCLES_PER_COL：integer：= WH_virt / NEW_INPUTS;
- 输入循环以处理新的过滤器列
。
。
------
rank：in std_logic_vector（GET_TAPb（* WINDOW_HEIGHT WINDOW_WIDTH，WINDOW_HEIGHT，NEW_INPUTS）-1 downto 0）;
这个说法是对的吗？
你知道Spartan6的类似应用吗？
在购买IP之前，将验证此过滤器将解决我的问题。
谢谢迪诺

显然它不正确......
如果你做数学运算，你得到一个非常好的小数字，所以代码（IP）中的语句是不正确的。
Austin Lesea主要工程师Xilinx San Jose

嗨奥斯汀。
谢谢。
也许我解决了，如果经过测试，一切正常，可以发布解决方案。
迪诺

你好！
很抱歉大约两年后进入讨论，但我必须知道，你是否设法绕过RANK相关问题在Spartan6上运行这个核心？