[问答]

Virtex 6 xapp1071如何构建AdcData

602 ML605

问答对人有帮助，内容完整，我也想知道答案 0 我正在尝试在xapp1071中构建参考设计的AdcData部分。该设计包括一个ucf文件，该文件指出仅用于实现AdcData层次级别。当我尝试构建设计时，我注意到设计中的引脚名称与ucf中的名称不匹配。我更改了ucf以匹配vhdl，但是adcData顶层的遗留输入和输出引脚不包含在ucf文件中。我的目标是ML605。我相信我可以路由输出信号发送到芯片的任何可用（非时钟指定）引脚，但我不确定其余信号如何（见下面）应该连接。 DatClk：in std_logic; DatClkDiv：in std_logic; DatRst：in std_logic; DatEna：in std_logic; DatDit：in std_logic; DatBitSlip_p：in std_logic; DatBitSlip_n：in std_logic; DatSwapMux：in std_logic; DatM*RegEna：in std_logic; DatL*RegEna：in std_logic; DatReSync：在std_logic中; 问候， 0
2020-6-15 15:55:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报贾利利相关推荐 • 8位ADC调整了XAPP1071有时候不工作是为什么？ 1484 • 怎么将Virtex-6 FPGA连接到具有串行LVDS接口的ADC？ 1106 • 输入时钟和采样率之间有什么关系？ 4684 • ICAP_VIRTEX5的文档哪里下载？ 1223 • LVDS发送器IP可用于Virtex6和Virtex7 FPGA吗 1488 • virtex-6 FPGA构建PCB板需要什么？ 2506 • NI PXLe-1071 CAN数据存储问题 4929 • 如何将Virtex-5与具有LVDS DDR信号的并行高速ADC连接 1581 • xapp727无法驱动BUFR 2974 • RTVE构建错误 792 2个回答

答案对人有帮助，有参考价值 0 快速更新：看起来AdcData实体部分由找到的其他实体驱动在AdcToplevel_Toplevel下。当我编译该设计时，我收到错误消息; 错误：PhysDesignRules：10 - 网络完全未布线.ERROR：PhysDesignRules：10 - 网络完全未布线.ERROR：PhysDesignRules：10 - 网络完全未布线.ERROR：PhysDesignRules：10 - 网络完全未布线.ERROR： PhysDesignRules：10 - 网络完全未布线.ERROR：PhysDesignRules：10 - 网络完全未布线.ERROR：PhysDesignRules：10 - 网络完全未布线.ERROR：PhysDesignRules：793 - 块的非法引脚分配有谁知道应该用这些信号做什么/ 看待，

2020-6-15 16:26:21 评论举报张琛根