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我正在尝试在xapp1071中构建参考设计的AdcData部分。
该设计包括一个ucf文件,该文件指出仅用于实现AdcData层次级别。 当我尝试构建设计时,我注意到设计中的引脚名称与ucf中的名称不匹配。 我更改了ucf以匹配vhdl,但是adcData顶层的遗留输入和输出引脚不包含在ucf文件中。 我的目标是ML605。 我相信我可以路由输出 信号发送到芯片的任何可用(非时钟指定)引脚,但我不确定其余信号如何(见 下面)应该连接。 DatClk:in std_logic; DatClkDiv:in std_logic; DatRst:in std_logic; DatEna:in std_logic; DatDit:in std_logic; DatBitSlip_p:in std_logic; DatBitSlip_n:in std_logic; DatSwapMux:in std_logic; DatM***RegEna:in std_logic; DatL***RegEna:in std_logic; DatReSync:在std_logic中; 问候, |
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2个回答
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快速更新:看起来AdcData实体部分由找到的其他实体驱动
在AdcToplevel_Toplevel下。 当我编译该设计时,我收到错误消息; 错误:PhysDesignRules:10 - 网络完全未布线.ERROR:PhysDesignRules:10 - 网络完全未布线.ERROR:PhysDesignRules:10 - 网络完全未布线.ERROR:PhysDesignRules:10 - 网络完全未布线.ERROR: PhysDesignRules:10 - 网络完全未布线.ERROR:PhysDesignRules:10 - 网络完全未布线.ERROR:PhysDesignRules:10 - 网络完全未布线.ERROR:PhysDesignRules:793 - 块的非法引脚分配 有谁知道应该用这些信号做什么/ 看待, |
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只有小组成员才能发言,加入小组>>
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