完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1517
|
在我的应用程序中，我有一个状态机，它写入具有特定格式的字的FIFO。
该状态机每500字将一个时间字写入FIFO。 FIFO IS 2：1比率TWFT virtex 5。 当我使用软件应用程序从FIFO读取数据时，此数据格式开始相关（每500字有一个时间字）。 但随着时间的推移，这个时间的词语会被转移 它看起来像FIFO一些如何获得额外的数据字。 有人可以给我一些指示吗？ 谢谢。 
0
|
|
相关推荐
4个回答
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
但我无法模拟读取部分，因为我不知道读取时钟侧的信号的时间
我真的不明白这个说法。 你有什么不读书的？ 如果要读取，假设时钟永久运行，则断言FIFO的读使能。 如果您有一个有效标志，则当有效标志变为高电平时，数据就绪。 由于您有一个FWFT FIFO，所写的第一个字出现在输出上而不必读取它。 如果您认为您的软件运行正常，则“额外字”可能来自FIFO写入控制。 您能否提供有关状态机如何处理写入的更多详细信息（或发布一些代码）？ 问候， 霍华德 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 |
|
|
|
|
|
sunimal123写道：
FIFO具有独立时钟（读时钟和写时钟）。 我确实模拟了FIFO写入部分。 但我无法模拟读取部分，因为我不知道读取时钟侧的信号的时间。 谢谢 如何在不理解的情况下设计一些东西？ ----------------------------是的，我这样做是为了谋生。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
759浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
371浏览 1评论
1966浏览 0评论
685浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1286
