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亲爱的专家
我使用的Virtex 6只能使用IODelay 31tap。 如果我想超过31tap，Howdo I makeIO Delay逻辑？ 我听说可以为一个信号制作2个延迟逻辑。 第一延迟逻辑可以延迟1个clk周期。（2 clk周期，3clk周期） 第二延迟逻辑可以延迟31taps的时间 我应该使用什么样的宏逻辑来使IODELAYE1产生更多延迟？ 
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4个回答
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使用IODELAY不可能具有大于31的值，并且不可能将两个IODELAY级联在一起。
您认为自己需要做什么？ ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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你想延迟时钟或数据信号吗？
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我也很想知道如何为信号添加比IODELAY更多的延迟。这样的应用可能有用：FPGA生成高速时钟（但比最大IODELAY值慢）。
外部芯片接收时钟并返回与时钟具有未知但恒定相位关系的数据。 通过使用来自该芯片的训练模式和足够大的可变延迟，简单状态机可以找到相位关系并适当地重新定位数据。 但如果延迟没有跨越一个时钟周期，则无法在每种情况下测量相位关系。 更大的IODELAY可以解决这个问题。 但也许有一个更智能的解决方案来解决这个问题？ |
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我有一个类似的问题。
在xapp872中，它显示了如何级联IODELAY元素。 上面你说这是不可能做到的。 哪个是正确的？ 例如，我有一个16 ns周期的源同步接口。 我想将时钟延迟8 ns用于中点采样。 在Virtex-5中有一个很好的方法吗？ 另一个问题。 在被BUFR分频之前，从引脚反相的时钟反转的好方法是什么？ 谢谢！ |
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