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我已经模拟了我的vhdl程序，所需的时间是80 us。
现在当我在Virtex 5上运行这个程序时，我怎么知道执行时间？ 我已将时钟频率指定为100 MHz。 我认为软件模拟时间和硬件模拟时间会有所不同..请帮忙。 
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2个回答
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technovlsi写道：
我已经模拟了我的vhdl程序，所需的时间是80 us。 现在当我在Virtex 5上运行这个程序时，我怎么知道执行时间？ 我已将时钟频率指定为100 MHz。 我认为软件模拟时间和硬件模拟时间会有所不同..请帮忙。 VHDL不是一种编程语言。 你不是在写一个顺序执行的计算机程序。 ----------------------------是的，我这样做是为了谋生。 |
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您正在开发将持续运行的硬件，因此执行时间一直持续到电路板关闭。
硬件定时通常被称为数据流设计的延迟。 数据将出现在设计的输入端，并且在完全处理并在设计的外部呈现之前需要一些时钟周期。 时钟周期的总数是延迟。 在大多数数据流设计中，下一个输出将出现在下一个时钟周期的输出上。 获取时钟周期数并将其乘以时钟周期将为您提供输入和输出时间之间的实时时间。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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