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如果想实现3路计时的设计应该怎样设计··· ? 如果在FPGA内部计时1ms到30ms 或者 1ms到2s 外围晶振应该怎样选取··· 希望知道的大哥们能指点我下·· 毕业设计头疼啊 |
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6个回答
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这个和外围晶振没有关系
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云汉达人
外面的晶振没关系,如果相对准的话建议: 1.在FPGA内部使用PLL,这样出来的时钟会比你单个晶振作为时钟准 2. 分频非常简单,就可能奇数分频难写,也没关系,2n+1,2n-1就行了,你百度下,不难 3. 看你分频精确程度,只是短时间计时的话误差点没关系 |
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只有小组成员才能发言,加入小组>>
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