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如果想实现3路计时的设计应该怎样设计··· ? 如果在FPGA内部计时1ms到30ms 或者 1ms到2s 外围晶振应该怎样选取··· 希望知道的大哥们能指点我下·· 毕业设计头疼啊
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5个回答
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没人吗? 顶一下
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我只知道外围晶振一般都用50M的,至于计时电路,可以用分频计数其来实现。
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