完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
你好
我已经使用coregen在Virtex 5上为HD-SDI协议创建了一个GTPtile。当我运行模拟时,接收数据看起来不像发送数据,它似乎被移位。我已经使用提供的脚本模拟了设计而没有修改 代码我只能猜测Xilinx生成的代码存在问题。 这不是延迟,数据本身如果被移位。 任何人都可以帮我解决这个问题吗? |
|
相关推荐
1个回答
|
|
RXBYTEISALIGNED高吗?
您可能需要尝试正确断言RXSLIDE以手动对齐接收到的数据(请参阅ug196,从第164页开始)。 http://www.xilinx.com/support/documentation/user_guides/ug196.pdf |
|
|
|
只有小组成员才能发言,加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2431 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
757浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
547浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
369浏览 1评论
1965浏览 0评论
684浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-25 00:33 , Processed in 1.204602 second(s), Total 79, Slave 62 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号