如何获得Virtex 5器件的实际I/O bank布局？

gszakacs，您可能想看一下ADEPT实用程序（假设您运行的是Windows平台）：高级调试/编辑/规划工具http://home.comcast.net/~jimwu88/tools/adept/这个小实用程序是
它能够帮助您可视化FPGA资源（特别是银行业务，区域时钟和MGT）。
它也可以导出不同的视图到Excel.There可能有其他方法来执行此功能，但我发现这是最方便之一。欢呼，BarrieMessage由timpe编辑于09-07-2007 03:37 PM

我还应该提到你必须使用“CONFIG DCI_CASCADE”约束来识别哪些银行是主服务器和从服务器。更多信息可以在这里找到：http：//toolbox.xilinx.com/docsan/xilinx92/books/docs/cgd/
cgd.pdf第107-109页检查员，bt

我已经找到了约束指南。
不幸的是，我需要的是该部件的银行布局。
例如哪些银行在左栏中，它的顺序是什么？
看一下FF676封装的封装图，我看到40-I / O bank 12,14,16和18沿着一条边（但不是那个顺序）和11,13,15,17沿着另一条边（再次看到）
不是那个顺序）。
那么我怎么知道我是否可以在12和14组之间共享DCI引脚VRP / VRN？
Adept似乎没有在我的机器上运行（我收到一条错误消息“ISE安装时出现意外错误。退出（3）...”）。
FPGA编辑器似乎没有反映Virtex-5用户指南中的图表（图6-3）。
该图表示该部分中间的20-I / O库？
Xilinx没有关于此的一些文档吗？
如果仅标记银行，图6-3就足够了......
- Gabor

ADEPT是我发现可视化您正在寻找的内容的最佳方式。一些后续问题可帮助弄清楚它为什么不运行....-您使用的是哪种操作系统（例如WinXP SP2）？
- 您安装了哪个版本的ISE（例如9.2.02i）？ - 您使用的是什么版本的ADEPT（例如0.32.3） - 您的XILINX环境变量是否设置正确？ - 您的ADEPT_INST_DIR环境变量是否设置正确？-does
您的Path环境变量是否正确包含您的ISE路径（例如％xilinx％ bin  nt）？ - ISE和ADEPT都驻留在名称中没有空格的目录中（包括C： Documents and Settings  username  desktop或C）
： Program Files）谢谢，BT

一些后续问题，以帮助弄清楚它为什么没有运行....-你使用什么操作系统（例如WinXP SP2）？WinXP SP1 - 你安装了什么版本的ISE（例如9.2.02i）
？9.1.03i - 您使用的是什么版本的ADEPT（例如0.32.3）0.32.3-您的XILINX环境变量是否设置正确？是 - 您的ADEPT_INST_DIR环境变量是否设置正确？是 - 您的Path环境变量是否正确包含您的
ISE路径，（例如％xilinx％ bin  nt）？不！
不知何故应该是什么％Xilinx％ bin  nt是Xilinxi  bin  ntStrangely不影响ISE本身的操作（使用GUI） - ISE和ADEPT都驻留在名称中没有空格的目录中（包括
C： Documents and Settings  username  desktop或C： Program Files）YesO.K。
现在ADEPT在修复路径环境变量后运行。
我看到一个标有“SLCR”的列，其值为X0Y3。
这是银行列和行布局吗？
似乎表明，对于XC5VLX30，有两列（X0和X1），其中X0从顶部到底部具有堤11 11 13 17，并且X1从顶部到底部具有堤16 12 14 18。
20-I / O组似乎与X0列中的40个I / O组相关联，因此Bank 3组有15组，1组有11个，2个有13个，4个有17个。从这个我会收集到例如
银行15和11可以级联DCI，如果银行13和2例如共享Vcco和Vref我可以使用银行13上的VRP / VRN来运行银行2中的DCI标准。我是否正确读取了这个消息？gszakacs编辑的消息
09-07-2007 06:12 PM
- Gabor

对于5VLX30 FF676，我读它就像这样。左列中心柱右列（40个I / O组）（20个I / O组）（40个I / O组）153 1611 1 12132 1417 4 18这里有一个提示看到这个更多
清楚：ADEPT菜单 - > Excel - >在Excel中显示模具...您必须安装Excel（我使用Office 2003）和宏安全设置，这样才能自动运行（我不建议使用低安全性）或手动提示（
例如Excel菜单工具 - >选项 - >安全 - >宏安全 - >中;这个很好，因为它每次都会问你）。
另请注意，有时似乎有必要在再次执行此操作之前退出Excel。
对于这种尺寸的设备，暂停5秒并不罕见，对于较大的设备来说则更长。
耐心一点。
;）然后，系统将提示您指定生成的Excel文件的名称和位置，并查看一个非常好的结果图片，说明了这一点。这只是ADEPT的一个简洁功能。
;）这应该为您提供与您的设备/包缺失的相关性。因此，您可以在同一列中的银行之间级联（根据1990年9月的规则）-15,11,13,17在此连续订单中并且在同一个银行中（
左栏）-3,1,2,4是中心栏的顺序-16,12,14,18是右栏的顺序所以你可以级联16,12,14或12,14或14,18，
但不是16,14,18（跳过12）完整的规则列表在UG190中。我希望这会有所帮助。当你有机会时，你还应该查看其他ADEPT选项（例如在View和Excel菜单下）
.Cheers，BT

我应该提到正确包含你的ISE安装路径是很重要的当你： - 从命令行运行ISE - 使用EDK（在幕后调用ISE - 使用系统生成器（作为EDK） - 使用ADEPT（使用它）
ISE数据文件）运行ISE GUI（例如ProjectNavigator）可以掩盖这个问题，因为较新的版本足够智能，可以检查启动的可执行文件的路径并修复该特定进程的环境变量（一般不是Windows环境）。
当您不使用GUI或使用其他需要能够找到ISE可执行文件和数据文件的工具时，这是一个需要验证的重要项目。

O.K.I尝试“在Excel中显示模具”但我创建的.xls文件似乎没有填写数据，只是列标题。
我确保宏安全性设置为低。
但是，我没有在工作表中看到任何创建的宏。
我正在运行Microsoft Excel 2000.是否支持此版本？
顺便说一句，我没有看到任何东西就等了很长时间超过5秒。
另外我应该提到运行Excel的机器与运行ISE 9.1和ADEPT的机器不同。
Excel是否需要在同一台计算机上运行，​​或者我是否能够从另一台计算机上查看生成的工作表？另一方面。
您建议DCI级联在中心列的库中可用。
用户指南似乎另有建议。
首先，中心列库中没有VRP / VRN引脚（至少在V5LX30上），因此您需要从外部列库级联以在中心列中使用DCI。
用户指南中的一个子弹解释了级联的好处：“允许中心列中的非DCI库（库1和库2）使用DCI I / O标准，即使这些库没有VRN / VRP引脚。
通过存储区0不可能级联。“这是否意味着V5LX30在中心列中没有全尺寸存储体，实际上不能在中心列存储区1到4上使用DCI？
或者是否有某种方法可以从左栏中级联到中心列库？最后，ADEPT似乎保留在某人的个人网站上。
该软件是由Xilinx提供的吗？
- Gabor

有几点： - Excel中的脚本似乎不需要查看文件。但是，有必要生成文件。
具体来说，ADEPT调用Excel并将其编写脚本以生成设备的xls视图。
因此，我希望在具有ISE / ADEPT的计算机上需要Excel来生成这些Excel视图文件（自动启用脚本[不建议出于安全原因]或手动[首选]）。
生成电子表格后，您显然也可以在其他计算机上查看它。 - 我不知道是否支持Excel 2000。
我希望它可以工作，但没有能力测试这个并且不能肯定地说。-DCI级联应该在中心银行可用。
但是没有办法从左侧或右侧将其级联到中心列。引用UG190：==允许中间列中的非DCI银行（银行1和2）使用DCI I / O标准，尽管这些银行
没有VRN / VRP引脚。
通过存储区0无法级联....主存区和从属存储区必须全部驻留在设备的同一列（左侧，中间或右侧）上.DCI级联必须扩展到同一列中的连续存储区。=
= - 从UG195的5vlx30 / FF676和FF676引脚排列的ADEPT视图看，该设备显示如下：bank 3 VRP / VRN（F12，E12）bank 4 VRP / VRN（AC11，AB12）所以我会
期望中间列中的库3可以用作主站并且作为从站级联到库1。
类似地，中间列中的bank4可以用作主设备并级联到bank 2.注意，第1和第2组没有VRP / VRN，但第3和第4组没有。-ADEPT软件目前不是由Xilinx正式分发的，也是由Xilinx正式支持的。
Xilinx技术支持。
如果您有任何具体问题，我建议您通过他的ADEPT页面联系作者。
请注意，您可以随时使用正常的Xilinx资源（文档，FPGA编辑器，Floorplanner，PACE，PlanAhead [这是一个可选工具]等）.ADEPT只是让某些事情更方便.-一如既往，它也是一个
最好在您的原理图和PCB设计上完成PCB引脚的实现。
即使FPGA设计不完整，使用“stub”设计也可以通过bitgen运行来检查任何DRC（设计规则检查）警告＆amp;
错误。
我通常使用适当数量的输入和输出生成简单的HDL设计。
将输入进行AND运算以防止在注册后进行优化，然后运行到输出然后进行注册。
计划的时钟分配（例如IBUFG / IBUFGDS - > DCM - > BUFG / BUFGMUX / BUFGCTRL）也存在（我用它来为输入和输出提供时钟）。
我还确保在ucf文件中有正确的计划引脚，I / O标准，DCI级联约束等。
这可以是检查银行错误和在引脚分配期间可能发生的其他错误的好方法。
这也是在PCB布局期间测试任何建议的引脚互换的便利位置。
PACE和PlanAhead也可用于执行DRC检查。
但是在这些工具存在之前，我养成了这种习惯，老习惯会变得很难。
;）干杯，bt ==编辑：minor cleanupMessage由timpe编辑于09-10-2007 11:06 AMMessage由timpe编辑于09-10-2007 12:09 PMMessage由timpe编辑于09-10-2007 12:10 PM