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我正在使用FF672 Virtex II Pro芯片。
我正在输出一个序列 来自顶级RocketiO MGT之一的成功。 要访问这个MGT,我的 system.ucf代码有以下行: INST myip_plb_0 / myip_plb_0 / USER_LOGIC_I / GT_CUSTOM_INST LOC = GT_X1Y1; NET BREF_CLK_P_pin LOC = B14; #BREFCLK(OSC)NET BREF_CLK_N_pin LOC = C14; #BREFCLK(OSC) 要访问底部MGT,我对代码进行了以下更改 INST myip_plb_0 / myip_plb_0 / USER_LOGIC_I / GT_CUSTOM_INST LOC = GT_X1Y0; NET BREF_CLK_P_pin LOC = AD14; #BREFCLK(OSC) NET BREF_CLK_N_pin LOC = AE14; #BREFCLK(OSC) 一切 其他是相同的,但在进行这些更改后,我没有输出 最底层的RocketIO MGT。 加载后DC电平发生变化 比特流到FPGA上。 我应该关注的任何想法 弄清楚为什么它不起作用? 我是否需要进行任何其他更改 访问底部MGT? 我正在使用Memec / Avnet的Virtex II Pro评估板Rev 3。 |
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3个回答
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您确定新BREFCLK引脚上有时钟源吗?
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
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我相信是这样。
根据电路板制造商AD14 / AE14 应该接收与B14 / C14相同的时钟信号。 为了验证,我加载了MGT 参考设计(由制造商提供)并与之配合使用 无论是顶部还是底部MGT。 我会尝试编写自己的简单IP来验证是否有时钟源。 我注意到他们的 参考设计,UCF文件指定布局规划约束, 我不包括。 这对MGT的运作至关重要吗? 消息由freyr25于11-21-2008 02:52 PM编辑 |
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不知道布局规划的限制是什么,很难说它们对设计有什么影响。
我所知道的唯一限制是时钟输入和MGT位置。 原始B14 / C14和新AD14 / AE14都是BREFCLK(对比BREFCLK2),因此您的网表应该按原样运行。 您可能需要检查其他约束,以查看是否存在可能未正确放置的复位输入引脚。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
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只有小组成员才能发言,加入小组>>
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