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如何使用USR原语来访问存储在配置闪存中的其他比特流

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我想使用USR_ACCESS_VIRTEX4原语来访问存储在配置闪存中的其他比特流。情况如下：我有一个主FPGA（Virtex-4FX）和一个从FPGA（Spartan-3A）。从属FPGA位于一个额外的电路板上，它不与主控制器进行菊花链连接。在主串行模式下，主平台FPGA配置为平台闪存。我甚至需要配置从属FPGA。其配置数据的唯一非易失性来源是连接到主FPGA的平台闪存。我使用STARTUP_VIRTEX4原语来控制CCLK和DONE信号。在生成比特流时，我使用了“-g DONE_cycle：KEEP”选项。根据我对闪存和Virtex-4之间接口的测量，这部分设计工作正常。我完全控制信号，DONE不会在中间的任何地方变高，而flash会向我发送额外的比特流数据。为了访问额外的比特流，我实例化了USR_ACCESS_VIRTEX4原语，但这是问题所在。即使我在Virtex-4的DIN输入上看到数据，USR_ACCESS_VIRTEX4原语的DATAVALID输出也不会变高。因此，我无法在Virtex-4 FPGA内部获取此数据。用于HDL设计的Virtex-4库指南说：PROM应包含以USR_ACCESS寄存器为目标的数据包。我使用iMPACT生成了我的PROM文件，只需将两个比特流放入单个MCS文件中，这可能是错误的。我认为我的MCS应该包含正常的主FPGA比特流，然后是从属FPGA bitsream，目标设置为USR_ACCESS。有没有办法如何将MCS中第二个bitream的目标设置为USR_ACCESS，以便我可以从我的主FPGA访问它？如果我试图做一些不可能的事情，是否有另一种方法如何使用master从平台flash中读取从属配置数据 FPGA？我不能简单地控制闪存引脚，因为它们没有连接到FPGA的IO引脚，只能连接到专用配置引脚。谢谢建议，Jan 0
2020-5-29 10:14:55　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报赖嘉宁相关推荐 • 如何使用GZip的比特流完成重新配置？ 890 • 如何为我的设计实例化USR_ACCESS_VIRTEX5用于FPGA时间戳 5010 • 是否需要在flash上切换黄金比特流和多重比特流的位置？ 2144 • 是否可以在比特流的开头保留一些固定的地址空间来存储一些易失性用户数据？ 1350 • 如何使用Vivado生成特定的部分比特流 3533 • 请问如何在Vivado中更改比特流文件的位置？ 12668 • 请问如何在没有静态路由的情况下生成部分比特流？ 966 • 将新的比特流图像写入SPI附加存储器的过程是什么 1499 • 怎么使用内部配置访问端口来重新配置FPGA 3829 • 怎么在我的比特流中攻击BRAM 2582 1个回答

答案对人有帮助，有参考价值 0 它解决了alredy。我从xapp719修改了genmcs.pl脚本以获取正确的MCS文件。设计中棘手的部分是跳过USR_ACCESS寄存器中的第一个字，并以正确的位顺序发送配置数据。

2020-5-29 10:26:55 评论举报张强