[问答]

AXI流量生成器不会驱动QoS线路怎么办

问答对人有帮助，内容完整，我也想知道答案 0 我目前正在使用ZCU102板测试Zync Ultrascale + MPSoC。并要求使用APM检查DDR子系统性能。令人惊讶的是，AXI总线QoS没有明显的影响，我开始仔细研究在我的ILA中开发和实现的AXI QoS信号根本不会产生。所以我测试了配置：因此，配置显示CMDRAM写访问地址+3为0x000F0007。反过来（根据AXI Traffic Generator v2.0 PG125 2017年4月5日）定义为：因此，根据数据表，位19:16是0xF，它对应于AXI写端口QoS上的相同值。但是用ILA检查AXI总线我看到awqos [3：0]被卡在0x0而不是预期的0xF 为了使AXI总线出现QoS，还需要做些什么？我非常需要这些信息，因为我们必须为项目选择正确的Zync Ultrascale + MPSoC。问候戈兰 0
2020-5-21 14:00:01　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报李蒙相关推荐 • Xilinx Vivavo 14.4和Matlab 2015a如何将两者集成到系统生成器 1191 • 如何去使用生成器呢 1384 • 应用程序生成器 4433 • 关于随机数生成器复用的问题 3406 • 如何在VHDL/Verilog中实现流量生成器 1864 • Xilinx核心生成器生成的AsynFifo遇到问题怎么解决 862 • 超声波生成器的原理是什么 1405 • LS1028ARDB上的端口转发没有成功怎么解决？ 348 • i.MX8QM真随机数生成器符合什么要求？ 284 • STM32h747i-disco板无法添加touchGFX生成器怎么办？ 396 3个回答

答案对人有帮助，有参考价值 0 只需将ATG设置为高级模式，即可支持QoS。在原帖中查看解决方案

2020-5-21 14:15:07 评论举报段朝思

答案对人有帮助，有参考价值 0 查看Xilinx Verilog代码，如果在基本模式下使用AXI流量生成器，则不支持QoS：生成if（C_ATG_BASIC_AXI4 == 0）开始：AXI4_AR_BASIC_NOassign arid_m [C_M_AXI_THREAD_ID_WIDTH-1：0] = mar_fifo_out [52:47]; assign arlen_m [7：0] = mar_fifo_out [39:32]; assign arvalid_m = mar_fifo_valid; assign arsize_m [ 2：0] = mar_fifo_out [46:44]; assign arlock_m [0：0] = mar_fifo_out [40:40]; // arlock制作1位signalassign arburst_m [1：0] = mar_fifo_out [43:42];赋予arprot_m [2：0] = mar_fifo_out [55:53];赋值arcache_m [3：0] = mar_fifo_out [80:77 ]; assign aruser_m [C_M_AXI_ARUSER_WIDTH-1：0] = {mar_fifo_out [100：93]，mar_fifo_out [88:81]}; assign arqos_m [3：0] = mar_fifo_out [92:89]; endendgenerategenerate if（C_ATG_BASIC_AXI4 == 1 ）begin：AXI4_AR_BASIC_YESassign arid_m [C_M_AXI_THREAD_ID_WIDTH-1：0] = mar_fifo_out [48:43]; assign arsize_m [2：0] = mar_fifo_out [42:40]; assign arlen_m [7：0] = mar_fifo_out [39:32]; assign arvalid_m = mar_fifo_valid; assign arlock_m [0：0] = 1'b0; assign arburst_m [1：0] = 2'h1;赋值arprot_m [2：0] = 3'b000;赋值arcache_m [3：0] = 4'b0011;赋值aruser_m [C_M_AXI_ARUSER_WIDTH-1：0] = {C_M_AXI_ARUSER_WIDTH {1 'b0}};分配arqos_m [3：0] = 4'h0; endendgenerate

2020-5-21 14:26:43 评论举报段朝思