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报错的页面如图所示，请问一下报错的原因可能有哪些？ 我的文件compile all之后是0 error、0 warning，但是到了testbench，initialize simulation之后就报错了。 本人小白，active hdl在网络上的资源很少，我在网上找了很久也没有找到原因，希望各位能指点一下，非常感谢！ 
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01.Aldec Active HDL我没用过。可否提供仿真相关代码我安装软件尝试一下？
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菜单栏选择"Design"-->"Settings..."-->"simulation"-->"Verilog"子界面中去掉勾选“Verilog Optimization”;然后再"Design"-->"Settings..."-->"simulation"-->"Access to Design Objects"子界面中增加勾选“Enable Read/Write access for SLP accelerated nets(+w_nets)”。然后问题就解决了
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在Active HDL主界面进行如下两个操作即可：
1.菜单栏选择"Design"-->"Settings..."-->"simulation"-->"Verilog"子界面中去掉勾选“Verilog Optimization”； 2.菜单栏选择"Design"-->"Settings..."-->"simulation"-->"Access to Design Objects"子界面中增加勾选“Enable Read/Write access for SLP accelerated nets(+w_nets)”。 |
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在Active HDL主界面进行如下两个操作即可： 1.菜单栏选择"Design"-->"Settings..."-->"simulation"-->"Verilog"子界面中去掉勾选“Verilog Optimization”； 2.菜单栏选择"Design"-->"Settings..."-->"simulation"-->"Access to Design Objects"子界面中增加勾选“Enable Read/Write access for SLP accelerated nets(+w_nets)”。 |
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