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嗨，
每个人，我都使用V4 FPGA从CMOS接收LVDS数据。 同时，CMOS输出一个LVDS时钟资源'dck'作为同步时钟。数据在上升沿和下降沿传输，如下图所示。 我清楚地知道在verilog HDL中写“always @（posedge dck或negedge dck）”是错误的。 但是，我必须在“dck”的两个边缘进行采样。 我不能写两个总是块，总是@（posedge dck）...总是@（negedge dck）...因为它会很麻烦。 请问怎么办？ 此致敬礼！（信件结束语， Jacie Wu 
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嗨，
您可以使用IDDR： http://www.xilinx.com/support/documentation/user_guides/ug070.pdf（第323页ff。） 最好， 斯蒂芬 |
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只有小组成员才能发言，加入小组>>
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