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嗨，
您使用的是哪种工具？ Thsi是ISE教程，可以帮助您入门。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ise_tutorial_ug695.pdf 有关时序约束，请查看本用户指南， http://www.xilinx.com/itp/xilinx10/books/docs/timing_constraints_ug/timing_constraints_ug.pdf 在原帖中查看解决方案 |
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嗨，
您使用的是哪种工具？ Thsi是ISE教程，可以帮助您入门。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ise_tutorial_ug695.pdf 有关时序约束，请查看本用户指南， http://www.xilinx.com/itp/xilinx10/books/docs/timing_constraints_ug/timing_constraints_ug.pdf |
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1）ISE 13.4的最高级手册（最后一个ISE版本，其中帮助 - >软件手册未被破坏）具有此流程图。
如果使用GUI，则设计实现的步骤将自动完成。 否则，您需要运行XST（合成），NGDBuild（转换），map，par（地方和路径）和bitgen（生成比特流）。 2）时序约束让工具知道设计需要运行的速度，因此他们可以正确地创建至少以所需速度运行的逻辑。 这是一个非常简单的答案，因为需要约束许多类型的时序以确保设计在硬件中工作。 - Gabor |
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先生，谢谢你的帮助
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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