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4个回答
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1.使用ROM存储数组元素库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_unsigned.all;实体rams_21b isport(CLK:在std_logic中; EN:在std_logic中; ADDR:在std_logic_vector中(5 downto 0); DATA
&冒号;输出std_logic_vector(19 downto 0));结束rams_21b; rams_21b的架构syn是类型rom_type是std_logic_vector的数组(63 downto 0)(19 downto 0); 信号ROM:rom_type:=(X“0200A”,X“00300”,X“08101”,X“04000”,X“08601”,X“0233A”,X“00300”,X“08602”,X“02310 “,X”0203B“,X”08300“,X”04002“,X”08201“,X”00500“,X”04001“,X”02500“,X”00340“,X”00241“,X”04002 “,X”08300“,X”08201“,X”00500“,X”08101“,X”00602“,X”04003“,X”0241E“,X”00301“,X”00102“,X”02122 “,X”02021“,X”00301“,X”00102“,X”02222“,X”04001“,X”00342“,X”0232B“,X”00900“,X”00302“,X”00102 “,X”04002“,X”00900“,X”08201“,X”02023“,X”00303“,X”02433“,X”00301“,X”04004“,X”00301“,X”00102 “,X”02137“,X”02036“,X”00301“,X”00102“,X”02237“,X”04004“,X”00304“,X”04040“,X”02500“,X”02500 “,X”02500“,X”0030D“,X”02341“,X”08201“,X”0400D“); 信号rdata&冒号; std_logic_vector(19 downto 0);开始rdata进程(CLK)开始if(CLK'event和CLK ='1')然后if(EN ='1')然后DATA结束if; 万一; 结束过程;结束syn; 2。 使用arithemtic操作addprocess(,)begin if ='1'然后+; 别的 - ; 结束如果;结束过程; 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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先生,我在vhdl中复制了你的progrm,它在进程写入的位置给出语法错误.....
使用od DATA&冒号; 给错误... plz help ........... |
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这些示例代码在ISE语言模板中可用。
错误可能来自复制过去。 您可以尝试重新编写代码 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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avantika3012@gmail.com上述帖子是否有助于解决您的问题?
如果是,请通过标记解决方案来关闭线程。 谢谢,维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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只有小组成员才能发言,加入小组>>
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